JPH10289096A - 論理回路及び浮動小数点演算装置 - Google Patents

論理回路及び浮動小数点演算装置

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JPH10289096A
JPH10289096A JP10006026A JP602698A JPH10289096A JP H10289096 A JPH10289096 A JP H10289096A JP 10006026 A JP10006026 A JP 10006026A JP 602698 A JP602698 A JP 602698A JP H10289096 A JPH10289096 A JP H10289096A
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Abstract

(57)【要約】 【課題】 正規化処理において生ずる桁落ち予測誤差の
有無の検出タイミングを改善した浮動小数点演算装置を
提供する。 【解決手段】 加算器に入力されて演算が行われる２つ
の被加減算数を各ビット毎に比較して、加算により桁落
ちを起こすか否かをビット毎に予測判定する桁落ちビッ
ト予測回路と、桁落ちの有りと予測判定されたビットの
うち最上位ビットの位置を符号化した形式で出力するプ
ライオリティエンコーダと、この出力に基づき、加算器
の演算出力に対して浮動小数点演算に伴う正規化処理を
行う正規化手段と、その処理結果に対して誤差補正を行
う誤差補正手段とを備えた浮動小数点演算装置におい
て、プライオリティエンコーダの出力と加算器の各ビッ
トの最終的な桁上げ信号とに基づいて、桁落ちビット予
測回路の予測誤差を検出する回路を設け、誤差補正手段
は、この回路の検出結果に応じて前記誤差補正を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、浮動小数点演算装
置等に利用され、仮数部の正規化回路に使用される桁落
ちビット予測回路の予測誤差を検出する論理回路、及び
桁落ち予測誤差検出機能を備えた浮動小数点演算装置に
関する。
【０００２】
【従来の技術】浮動小数点演算装置では、仮数の最上位
ビットを特定の位置に揃えるために、演算操作の後に正
規化処理を必要とする。この正規化処理は、演算結果の
最上位桁から連続する“０”または“１”の並ぶ数をカ
ウントし、その並ぶ数だけ左方向にシフトさせるもので
ある。
【０００３】プロセッサが高速になると、演算処理と並
行して、演算結果の最上位桁から連続する“０”または
“１”の並ぶ数を予測する方法（桁落ち予測方式、ある
いは桁落ち予測回路）が考案されてきた。この方法によ
れば、正規化処理で行われる前記左シフト量を被演算数
より予測することができる。この桁落ち予測方式は、
Ｅ．ＨＯＫＥＮＥＫ（ＩＢＭ．Ｊ．ＲＥＳ．ＤＥＶＥＬ
Ｐ．ＶＯＬ３４．，１９９０、ｐｐ７１−７７）や、
Ｈ．ＳＵＺＵＫＩらの論文（ＣＩＣＣｐｒｏｃ．，１９
９５，ｐｐ．２７．５．１−２７．５．４）に記載され
ている。
【０００４】図２３は、上記桁落ち予測の基本的な原理
を説明する状態遷移図である。
【０００５】まず、２つの数Ａ，Ｂｘのビット毎の比較
を行い、その状態により、次の３つの状態を表す信号Ｇ
（ともに“１”）とＺ（ともに“０”）とＰ（“１”と
“０”）を定義する。
【０００６】尚、ａｎｄは論理積 ｏｒは論理和 ｘｏｒは排他的論理和 ｎｏｔは否定論理 を表わしている。
【０００７】ｇ<i> ＝Ａ<i> ａｎｄ Ｂｘ<i> ｐ<i> ＝Ａ<i> ｘｏｒ Ｂｘ<i> ｚ<i> ＝ｎｏｔ（Ａ<i> ｏｒ Ｂｘ<i> ） 最上位ビットからこれらの３つの信号の何れかが”１”
になるので、その信号から、図２３に示す３つ状態を持
つ状態遷移図にしたがって最上位ビットから最下位ビッ
トに向けて状態を調べていくと、桁落ちが起きるビット
を特定できるというものである。
【０００８】Ｈ．ＳＵＺＵＫＩらの論文は、図２３に示
すＺ−ｓｔａｔｅから桁落ちが起き得ると予測される信
号（桁落ち予測信号）のみを抽出して、そのうち最上位
ビットの信号をプライオリティエンコーダで検出すると
いうものである。これは、２数の大小関係が既知である
ことを利用して桁落ち予測信号を生成する論理を簡単に
実現している。すなわち、減算の場合、必ず結果が正と
なるように、２つの数の大小関係によって入れ替えてい
るので、Ｇ−ｓｔａｔｅへの遷移が存在しない。
【０００９】図２４は、従来の浮動小数点演算装置の構
成を示すブロック図、及び図２５は、その動作の時間的
経過を示す概念図である。
【００１０】この浮動小数点演算装置は、２つの被演算
数Ａ＜３１：０＞，Ｂ＜３１：０＞の大小比較を行なう
大小比較回路１１００と、減算処理を行なう場合には大
小比較の結果に基づいて、２つの被演算数Ａ＜３１：０
＞，Ｂ＜３１：０＞のいずれかを反転する１対のセレク
タ１１０３及びインバータ１１０４と、これらセレクタ
１１０３からの出力を入力する演算器（加算器）１１０
１と前述した桁落ち予測を行う桁落ち予測回路１１０２
を備えている。
【００１１】ここでは、被演算数Ａ＜３１：０＞よりも
被演算数Ｂ＜３１：０＞が小さいとして説明するが、一
般性は損なわない。被演算数Ｂ＜３１：０＞のビット反
転データをＢｘ＜３１：０＞と表記する。桁落ち予測回
路１１０２による桁落ち予測動作（図２５の期間Ｔ１）
は、演算器１１０１による加減算動作（期間Ｔ２）と並
行して行われる。
【００１２】演算器１１０１の出力側には、左シフタ１
１０５が接続されている。左シフタ１１０５は、上記正
規化処理を行うべく、前述の桁落ち予測を行う桁落ち予
測回路１１０２の結果であるシフト量制御信号Ｓ１１０
０を用いて左シフト処理を行う（期間Ｔ３）。また、前
記演算器１１０１の演算結果を指定の桁数に収めるため
の丸め処理を行う丸め処理回路１１０６の結果と左シフ
タ１１０５の結果のいずれか一方がセレクタ１１０７で
選択される。
【００１３】正規化処理を行うための左シフタ１１０５
は、上記ような桁落ち予測回路１１０２の結果を用いて
左シフト処理を行うが、桁落ち予測回路１１０２の結果
であるシフト量制御信号Ｓ１１００には１ビットの予測
誤差を含むために、正規化のための左シフト動作に続い
て、右シフタ１１０８を用いて１ビット誤差補正シフト
（右シフト）を行う。
【００１４】１ビットの予測誤差は、左シフタ１１０５
の出力（つまり正規化された演算結果）の最上位ビット
（ＭＳＢ）を調べることで検出でき（期間Ｔ４）、その
結果を用いて１ビット誤差補正シフトを行うか否かを判
断している（期間Ｔ５）。このとき、左シフタ１１０５
の出力の最上位ビットはバッファ１１０９を介してを右
シフタ１１０８に供給される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来の浮動小数点演算装置では、次のような問題点があっ
た。
【００１６】上述したように、桁落ち予測回路１０２の
結果には１ビットの予測誤差を含むために、正規化され
た（左シフト）処理の後に１ビット誤差補正シフトを行
う必要が生じ、このとき、演算結果の最上位ビットを調
べて、１ビット誤差補正シフトを行うか否かを判断して
いる。
【００１７】ところが、正規化された演算結果の最上位
ビットを調べて、この１ビット誤差補正シフトの可否を
決める場合に、右シフタ１０８を駆動するためのバッフ
ァ１０９の遅延時間を考慮すると、この１ビットの予測
誤差の検出がクリティカルパスになる可能性があった。
【００１８】又、２数の大小関係が既知であることを利
用して桁落ち予測ビツト信号をつくる場合には、演算を
行う前に、２数の大小関係を決定する必要がある。その
ため、大小比較回路の遅延がこの演算時間に加算されて
いた。
【００１９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、桁落ち予測誤
差の検出タイミングを改善した論理回路を提供すること
である。またその他の目的は、正規化処理において生ず
る桁落ち予測誤差の検出タイミングを改善して、全体的
な演算動作の高速化を可能にした浮動小数点演算装置を
提供することである。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、加算器に入力されて演算が行
われる２つの被加減算数を各ビット毎に比較して、加算
により桁落ちを起こすか否かをビット毎に予測判定する
桁落ちビット予測回路と、前記桁落ちビット予測回路に
よって桁落ちの有りと予測判定されたビットのうち最上
位ビットの位置を符号化した形式で出力するプライオリ
ティエンコーダと、該プライオリティエンコーダの出力
に基づいて前記桁落ちビット予測回路の予測誤差を検出
する桁落ち予測誤差検出回路とを有する論理回路であっ
て、前記桁落ち予測誤差検出回路は、前記プライオリテ
ィエンコーダの出力を選択信号として、前記加算器の各
ビットの最終的な桁上げ信号を前記予測誤差の有無を示
す信号として選択する選択回路で構成したことにある。
【００２１】この第１の発明によれば、加算器の各ビッ
トの最終的な桁上げ信号は、加算器の最終和が確定する
よりも早く確定するので、桁落ちビット予測回路の予測
誤差の検出タイミングが早くなる。
【００２２】第２の発明の特徴は、上記第１の発明にお
いて、前記桁落ち予測誤差検出回路は、前記プライオリ
ティエンコーダにおける中間結果を前記選択信号として
入力する構成にしたことにある。
【００２３】この第２の発明によれば、プライオリティ
エンコーダの最終的な出力よりも早く確定するプライオ
リティエンコーダにおける中間結果を用いることによ
り、第１の発明よりも早いタイミングで予測誤差の検出
を開始できる。
【００２４】第３の発明の特徴は、加算器に入力されて
演算が行われる２つの被加減算数を各ビット毎に比較し
て、加算により桁落ちを起こすか否かをビット毎に予測
判定する桁落ちビット予測回路と、前記桁落ちビット予
測回路によって桁落ちの有りと予測判定されたビットの
うち最上位ビットの位置を符号化した形式で出力するプ
ライオリティエンコーダと、該プライオリティエンコー
ダの出力に基づいて前記桁落ちビット予測回路の予測誤
差を検出する桁落ち予測誤差検出回路とを有する論理回
路であって、前記桁落ち予測誤差検出回路は、前記プラ
イオリティエンコーダの中間結果を選択信号として、前
記加算器の中間結果である桁上げ生成信号と桁上げ伝搬
信号を選択し、最終的に選択された桁上げ生成信号と桁
上げ伝搬信号を基に、前記桁落ちビット予測回路が予測
するビットに対応する桁上げ信号を生成して、この桁上
げ信号を前記予測誤差の有無を示す信号として出力する
構成にしたことにある。
【００２５】この第３の発明によれば、加算器において
各ビットの最終的なキャリー信号が確定する前から、桁
落ち予測誤差の検出操作を開始できるので、第２の発明
よりも、さらに早く桁落ち予測誤差の有無を検出でき
る。
【００２６】第４の発明の特徴は、２つの被加減算数を
入力して演算を行う加算器と、前記２つの被加減算数を
各ビット毎に比較して、加算により桁落ちを起こすか否
かをビット毎に予測判定する桁落ちビット予測回路と、
前記桁落ちビット予測回路によって桁落ちの有りと判定
されたビットのうち最上位ビットの位置を符号化した形
式で出力するプライオリティエンコーダと、該プライオ
リティエンコーダの出力に基づき、前記加算器の演算出
力に対して浮動小数点演算に伴う正規化処理を行う正規
化手段と、前記正規化手段の処理結果に対して誤差補正
を行う誤差補正手段とを備えた浮動小数点演算装置にお
いて、前記プライオリティエンコーダの出力と前記加算
器の各ビットの最終的な桁上げ信号とに基づいて、前記
桁落ちビット予測回路の予測誤差を検出する桁落ち予測
誤差検出回路を設け、前記誤差補正手段は、前記桁落ち
予測誤差検出回路の検出結果に応じて前記誤差補正を行
う構成にしたことにある。
【００２７】この第４の発明によれば、浮動小数点演算
装置において、正規化手段に制御信号として供給される
プライオリティエンコーダの出力を利用して、桁落ち予
測誤差の有無を検出できる。しかも、正規化手段の出力
の最上位ビットから桁落ち予測誤差の有無を調べる従来
の方法よりも、早く桁落ち予測誤差の有無を検出でき
る。
【００２８】第５の発明の特徴は、上記第４の発明にお
いて、前記桁落ち予測誤差検出回路は、前記プライオリ
ティエンコーダの出力を選択信号として、前記加算器の
各ビットの最終的な桁上げ信号から、桁落ちが起きたビ
ットの桁上げ信号を選択する選択回路で構成し、前記誤
差補正手段は、前記選択回路の出力に応じて前記誤差補
正を行う構成にしたことにある。
【００２９】この第５の発明によれば、第４の発明にお
いて、上記第１の発明と同様の作用を呈する。
【００３０】第６の発明の特徴は、上記第５の発明にお
いて、前記桁落ち予測誤差検出回路は、前記プライオリ
ティエンコーダにおける中間結果を前記選択信号として
入力する構成にしたことにある。
【００３１】この第６の発明によれば、第５の発明にお
いて、上記第２の発明と同様の作用を呈する。
【００３２】第７の発明の特徴は、上記第４の発明にお
いて、前記桁落ち予測誤差検出回路は、前記プライオリ
ティエンコーダの中間結果を選択信号として、前記加算
器の中間結果である桁上げ生成信号と桁上げ伝搬信号を
選択し、最終的に選択された桁上げ生成信号と桁上げ伝
搬信号を基に、前記桁落ちビット予測回路が予測するビ
ットに対応する桁上げ信号を生成する構成にし、前記誤
差補正手段は、前記桁上げ信号に応じて前記誤差補正を
行う構成にしたことにある。
【００３３】この第７の発明によれば、第４の発明にお
いて、上記第３の発明と同様の作用を呈する。
【００３４】第８の発明の特徴は、加算器に入力されて
演算が行われる２つの被加減算数を各ビット毎に比較し
て、加算により桁落ちを起こすか否かをビット毎に判定
する桁落ちビット予測回路と、前記桁落ちビット予測回
路の出力する桁落ちの有無を判定するビットバターンを
入力しその桁落ちの有りと判断したビットのうち最上位
ビットの位置を符号化した形式で選択信号として出力す
るプライオリティエンコーダと、桁落ち予測誤差検出回
路とを有する論理回路において、前記桁落ち予測誤差検
出回路は、前記プライオリティエンコーダの中間結果を
選択信号として、前記加算器の中間結果、或いは、前記
演算が行われる２つの被加減算数の各ビット桁上げ先見
信号をもとに、最終的に桁上げ生成信号と桁上げ伝搬信
号を選択し、前記桁上げ生成信号と桁上げ伝搬信号をも
とに前記桁落ちビット予測回路が予測する桁落ちビット
に対応する桁上げ信号を生成する回路であることを特徴
とする論理回路。
【００３５】第８の発明によれば、シフタに選択制御信
号として出力される信号を利用して、桁落ち予測の誤差
の有無を検出できる。しかも、左シフタの出力の最上位
ビットから桁落ち予測の誤差の有無を調べる従来の方法
よりも、早く桁落ち予測の誤差の有無を検出できる。
【００３６】第９の発明の特徴は、上記第８の発明にお
いて、前記桁落ちビット予測回路は、演算数をｎビット
の２数Ａ<ｎ−１：０>，Ｂ<ｎ−１：０>、サインビット
をＳＡ，ＳＢ、又、減算のときＢｘ＝ｎｏｔ Ｂ、ＳＡ
＝“０”、ＳＢ＝“１”、加算のとき Ｂｘ＝Ｂ、ＳＡ
＝“０”、ＳＢ＝“０”、ｉ＜ｎとし、 ｇ<i> ＝Ａ<i> ａｎｄ Ｂｘ<i> ｐ<i> ＝Ａ<i> ｘｏｒ Ｂｘ<i> ｚ<i> ＝ｎｏｔ（Ａ<i> ｏｒ Ｂｘ<i> ） ｇ<n>＝ＳＡ ａｎｄ ＳＢ ｐ<n+1>＝ｐ<n>＝ＳＡ ｘｏｒ ＳＢ ｚ<n>＝ｎｏｔ（ＳＡ ｏｒ ＳＢ） として、桁落ちビット予測信号ＥＺ<i>が ＥＺ<i> ＝（ｎｏｔｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ
(ｎｏｔｇ<i>)）＋(ｚ<i+1>ａｎｄ(ｎｏｔｚ<i>)））＋
（ｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ(ｎｏｔｚ<i>)）＋
(ｚ<i+1>ａｎｄ(ｎｏｔｇ<i>)）） で求められることを特徴とする。
【００３７】第９の発明によれば、上記第８の発明にお
いて、２つの被演算数の大小関係が減算開始時に判らな
くても、１ビットの誤差の範囲で、加減算の結果の桁落
ち予測が可能となる。
【００３８】第１０の発明の特徴は、上記第８の発明に
おいて、上記第８の発明において、大小比較回路を更に
備え、ｇ<ｉ> = Ａ<ｉ> ａｎｄ Ｂｘ<ｉ>、ｐ<ｉ>= Ａ<
ｉ>ｘｏｒ Ｂｘ<ｉ> とし、減算のとき、Ｂｘ＝ｎｏｔ
Ｂ、加算のとき、Ｂｘ＝Ｂとし、第ｋビットのキャリ
ー信号Ｃ＜ｋ＞を Ｃ＜ｋ＞ ＝ ｇ<k> ｏｒ（ｐ<k> ａｎｄ ｇ<k-1>）ｏｒ
（ｐ<k> ａｎｄ ｐ<k-1> ａｎｄ ｇ<k-2>）ｏｒ（ｐ<k>
ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａｎｄｇ<k-３>） ｏ
ｒ ｏｒ （ｐ<k> ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａ
ｎｄ ａｎｄ ｐ<2> ａｎｄ ｐ<1> ａｎｄ ｇ<０> ）
ｏｒ （ｐ<k> ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａｎｄ
.... ａｎｄ ｐ<2> ａｎｄ ｐ<1> ａｎｄ ｐ<０> ａ
ｎｄＣiｎ） としたときに、Ａ、Ｂの大小関係を比較する前記大小比
較回路が、減算Ａ―Ｂの結果が正であると判定した場合
には、第ｋビットにおける予測誤差検出信号をCin＝１
とした場合のＣ＜ｋ＞とし、減算Ａ−Ｂの結果が負であ
ると判定した場合には、第ｋビットにおける予測誤差検
出信号をCin＝０とした場合のＣ＜ｋ＞の否定（not Ｃ
＜ｋ＞）とする論理を特徴とする。
【００３９】第１０の発明によれば、上記第８の発明に
おいて、浮動小数点形式のデータでは仮数は絶対値表現
に変換するが、この表現に対応した桁落ちの予測と１ビ
ット予測誤差検出が、演算結果の正負に関わらず可能と
なる。
【００４０】第１１の発明の特徴は、上記第１０の発明
において、第ｋビットで桁落ちが起きると前記桁落ちビ
ット予測回路と前記プライオリテイエンコーダが桁落ち
ビットを特定し、演算が加算の場合には、予測誤差検出
信号を、Cin＝０とした場合のＣ＜ｋ＞とすることを特
徴とする。
【００４１】第１１の発明によれば、上記第１０の発明
において、加算の場合にも同様の適用が可能となってい
る。
【００４２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る浮動小数点演算装置の構成を示すブロック図である。
【００４３】この浮動小数点演算装置は、演算器（加算
器）１、桁落ち予測回路２、左シフタ３、予測誤差検出
回路４、及び右シフタ５を備えている。演算器１及び桁
落ち予測回路２には、２つの被演算数Ａ＜３１：０＞と
Ｂｘ＜３１：０＞が入力されるようになっている。
【００４４】加算器１は被演算数Ａ＜３１：０＞とＢｘ
＜３１：０＞の加減算を行い、桁落ち予測回路２は上述
の桁落ち予測を行う回路である。ここで、被演算数Ｂｘ
はセレクタ６の出力であり、セレクタ６は、被演算数Ｂ
＜３１：０＞とその反転データ（インバータ７による）
のいずれか一方を加算及び減算に応じて選択し、その選
択結果を前記被演算数Ｂｘ＜３１：０＞として出力する
ものである。そして、桁落ち予測回路２による桁落ち予
測動作は、加算器１による加減算動作と並行して行われ
る。
【００４５】加算器１の出力側には、左シフタ３が接続
されている。左シフタ３は、上記正規化処理を行うべ
く、桁落ち予測回路２の結果であるシフト量制御信号を
用いて左シフト処理を行う。予測誤差検出回路４は、桁
落ちが起きると予測されたビットにおいて桁上げ（キャ
リーが "１"となる）が発生すると、この桁上げが１ビ
ットの予測誤差となる。そこで、桁落ちが起きると予測
されたビットにおけるキャリーの有無を調べ、キャリー
が "１"であれば右シフタ５を用いて１ビット右へシフ
トさせることで、予測誤差を補正する。
【００４６】尚、ここでは、減算の場合には答えが常に
正になるということを前提としているため、図２に示し
たように、必要に応じて大小比較回路９を設けることに
なる。
【００４７】次に、本発明の特徴的な構成要素である桁
落ち予測回路２、左シフタ３、及び予測誤差検出回路４
の構成と動作［１］〜［３］を詳細に説明する。
【００４８】［１］桁落ち予測回路２ 桁落ち予測回路２は、図３に示すように桁落ちビット予
測回路１１と桁落ち量決定回路１２とで構成され、以
下、その説明を順次行う。
【００４９】（１）桁落ちビット予測回路１１ 桁落ちビット予測回路１１は、２つの被演算数のビット
毎の比較を行い、その状態から加減算の結果の最上位桁
を予測する。ここで、被演算数を３２ビットと仮定する
と、予測結果（桁落ち予測信号ＥＺ）は３２ビットの
“０”、“１”のビットパターンで得られ、その“１”
が出力されたビットのうち、最上位ビット（桁落ちが予
測されるビット）の位置を口述する桁落ち量決定回路１
２よって検出する。
【００５０】この桁落ちビット予測回路１１では、２つ
の被演算数の各ビット毎のパターンの状態から桁落ち量
を予測するので、下位ビットからの桁上げを考慮に入れ
ていない。そのため、桁落ちが予測されるビット（桁落
ち予測信号のうち“１”が出力されたビットで最上位に
あたるビット）の桁上げが生じた場合、実際に起こる桁
落ちの値よりも１つ多く予測することになる。
【００５１】次に、桁落ちビット予測回路１１の説明を
行う。なお、図中のＡ，Ｂｘは３２ビットの被演算数、
ＳＡ，ＳＢはサインビット、及びＥＺは３２ビットの桁
落ち予測信号である。桁落ち予測信号ＥＺの発生の論理
は次の通りになる。
【００５２】尚、ａｎｄは論理積 ｏｒは論理和 ｘｏｒは排他的論理和 ｎｏｔは否定論理 を表わしている。
【００５３】ｇ<i> ＝Ａ<i> ａｎｄ Ｂｘ<i> ｐ<i> ＝Ａ<i> ｘｏｒ Ｂｘ<i> ｚ<i> ＝ｎｏｔ（Ａ<i> ｏｒ Ｂｘ<i> ）（for 0≦i
＜32） ｇ<32>＝ＳＡ ａｎｄ ＳＢ ｐ<32>＝ＳＡ ｘｏｒ ＳＢ ｚ<32>＝ｎｏｔ（ＳＡ ｏｒ ＳＢ） ＥＺ<i> ＝（ｇ<i+1> ｏｒ ｚ<i+1> ）ａｎｄ（ｐ<i>
ｏｒ ｇ<i> ） 但し、減算のとき、Ａ＞Ｂが前提で、 Ｂｘ＝ｎｏｔ Ｂ、ＳＡ＝“０”、ＳＢ＝“１” 加算のとき、 Ｂｘ＝Ｂ、ＳＡ＝“０”、ＳＢ＝“０” （２）桁落ち量決定回路１２ 桁落ち量決定回路１２で検出された桁落ち量を完全にエ
ンコードした状態で出力すると、左シフタ３の構成によ
っては再びこれをデコードする必要が生じる。そこで、
この回路の出力の形式は、後続するシフタがシフト量選
択制御信号として直接入力できる形式であることが望ま
しい。そのため、桁落ち量決定回路１２は、桁落ち量を
数値化（完全なエンコード）するのではなく、部分的な
エンコードを施して出力する。
【００５４】図３において、桁落ちビット予測回路１１
を除いた部分が、３２ビット桁落ち量決定回路１２の構
成である。回路の機能としては、３２ビットのプライオ
リティエンコーダと同等であるが、結果は上述の通り完
全にエンコードされずに出力される。
【００５５】３２ビット桁落ち量決定回路１２は、２つ
の１６ビット桁落ち量決定回路１３Ａ（上位ブロック
側），１３Ｂ（下位ブロック側）と、その出力側に接続
された８つ（×４×２）の２−１セレクタ１４Ａ，１４
Ｂと、図示省略のバッファ回路（駆動力を要するときに
必要に応じて挿入する）とから構成されている。
【００５６】３２ビット桁落ち量決定回路１２は、２つ
の１６ビットの桁落ち量決定回路１３Ａ，１３Ｂから出
力される第１のシフト量選択制御信号の候補ＳＳ１と第
２のシフト量選択制御信号の候補ＳＳ２とから、上位ブ
ロック側の桁落ち量決定回路１３Ａから出力されるブロ
ック有効信号Ｖ２を選択制御信号として、各々４ビット
幅の２−１セレクタ１４Ａ，１４Ｂによって、４ビット
の第１のシフト量選択制御信号Ｓ１と４ビットの第２の
シフト量選択制御信号Ｓ２とを選択し出力する回路であ
る。尚、図４は、２−１セレクタ１４Ａ，１４Ｂの真理
値表である。
【００５７】図５は、１６ビット桁落ち量決定回路１３
Ａ，１３Ｂの構成を示すブロック図である。
【００５８】この１６ビット桁落ち量決定回路１３Ａ，
１３Ｂは、４ビット桁落ち量決定回路２１〜２４と、桁
落ちが発生したブロックのうち最上位のブロックを特定
する最上位ブロック特定回路２５と、４つの４−１セレ
クタ２６と、バッファ回路（図示省略）とでそれぞれ構
成される。ここで、４ビット桁落ち量決定回路２１〜２
４は、１６ビットの桁落ち予測信号ＥＺを連続する４ビ
ット（１ブロック）毎に入力し、４ビット中の有効とな
る最上位ビットを特定すると同時に、桁落ち発生の有無
を出力する。最上位ブロック特定回路２５は、桁落ちが
発生したブロックの中で最上位のブロックを特定する。
さらに、４−１セレクタ２６は、４ブロックの中から最
上位ビット特定回路２５により特定されたブロックの出
力信号（４ビット）を選択する。尚、４−１セレクタ２
６の真理値表を図６に示す。 図３及び図５に示される
ように、本実施形態の桁落ち量決定回路１２では、３２
ビットの桁落ち予測信号ＥＺを連続する１６ビット毎に
２ブロック化し、これを更に４ブロック（最小単位の１
ブロックは連続する４ビット）に分ける。これは、桁落
ち量決定回路１２を階層化して構成し易くすると同時
に、シフト量選択制御信号の出力先である左シフタ３
（図１１）の構成を考慮している。
【００５９】次に、図３及び図５を用いて桁落ち量決定
回路１２の動作について説明する。４ビット桁落ち量決
定回路２１〜２４は、図７に示す４ビットプライオリテ
ィエンコーダである。即ち、連続する４ビット桁落ち予
測信号ＥＺを入力して、４ビットの第１のシフト量選択
制御信号Ｓ１の第１候補ＳＳ０を生成する。すなわち、
“１”となる桁落ち予測信号ＥＺを入力したビットのう
ち、最上位ビットの位置を第１のシフト量選択制御信号
Ｓ１の第１候補ＳＳＳ１として出力する。そして、入力
される４ビットのうち、１ビットでも桁落ち予測信号Ｅ
Ｚが“１”であれば、第１のブロック有効信号Ｖ１（図
７では出力Ｅにあたる）を“１”にする。
【００６０】これを階層的に構成したものが、１６ビッ
ト桁落ち量決定回路１３Ａ，１３Ｂである。ここでは、
４つの４ビット桁落ち量決定回路２１〜２４から出力さ
れる４本の第１のブロック有効信号Ｖ１のプライオリテ
ィを調べる。すなわち、桁落ちの生じた最上位ブロック
を最上位ブロック特定回路２５によって特定する。この
ため、この最上位ブロック特定回路２５も図７に示す４
ビットプライオリティエンコーダである。
【００６１】即ち、最上位ブロック特定回路２５は、４
つのブロックに各々対応する４ビット桁落ち最決定回路
２１〜２４から出力される計４ビットの第１のブロック
有効信号Ｖ１を入力し、第２のシフト量選択制御信号Ｓ
２の候補ＳＳ２を出力する。第２のシフト量選択制御信
号Ｓ２の候補ＳＳ２は４ビットの信号であり、この４ビ
ットのうち最上位ブロックに対応するビットのみが
“１”となる。さらに、４ビット桁落ち量決定回路２１
〜２４から出力される計４ビットの第１のブロック有効
信号Ｖ１が１つでも“１”であれば、第２のブロック有
効信号Ｖ２を“１”にする。
【００６２】また、４つの４−１セレクタ２６は、第２
のシフト量選択制御信号Ｓ２の候補ＳＳ２を選択制御信
号として、第１のシフト量選択制御信号Ｓ１の候補ＳＳ
Ｓ１（４ビット×４ブロック）から、第１のシフト量選
択制御信号の第２候補ＳＳ１（４ビット）を選択する。
【００６３】すなわち、１６ビットの桁落ち量決定回路
１３Ａ，１３Ｂは、１６ビット（４ビット×４ブロッ
ク）の桁落ち予測信号ＥＺをそれぞれ入力して、４ビッ
トの第１のシフト量選択制御信号Ｓ１の候補ＳＳ１と、
４ビットの第２のシフト量選択制御信号Ｓ２の候補ＳＳ
２と、第２のブロック有効信号Ｖ２とを出力する。
【００６４】このように、３２ビット桁落ち量決定回路
１２においては、２つの１６ビット桁落ち量決定回路１
３Ａ，１３Ｂより、各々４ビット（４ビット×２）の第
１のシフト量選択制御信号Ｓ１の候補ＳＳ１と、各々４
ビット（４ビット×２）の第２のシフト量選択制御信号
Ｓ２の候補ＳＳ２とを得る。そして、上位ブロック側の
桁落ち量決定回路１３Ａから出力される第２のブロック
有効信号Ｖ２を選択制御信号として、各々４つの２−１
セレクタ１４Ａ，１４Ｂによって、４ビットの第１のシ
フト量選択制御信号Ｓ１＜３：０＞と、４ビットの第２
のシフト量選択制御信号Ｓ２＜３：０＞とを選択し出力
する。さらに、第２のブロック有効信号Ｖ２は、第３の
シフト量選択制御信号Ｓ３となって出力される。
【００６５】すなわち、３２ビットの桁落ち量決定回路
１２は、３２ビット（１６ビット×２）の桁落ち予測信
号ＥＺ＜３１：０＞を入力して、４ビットの第１のシフ
ト量選択制御信号Ｓ１＜３：０＞と、４ビットの第２の
シフト量選択制御信号Ｓ２＜３：０＞と、第３のシフト
量選択制御信号Ｓ３を出力する。
【００６６】次に、３２ビットの桁落ち量決定回路１２
の基本的な構成要素である４ビットプライオリティエン
コーダ２１〜２４及び２５について、図７の真理値表を
用いて説明する。
【００６７】この４ビットプライオリティエンコーダの
出力は、後述する左シフタ３に直接出力できる形式を有
する。すなわち、第１、第２及び第３のシフト量選択信
号Ｓ１，Ｓ２，Ｓ３を出力するのにシンプルで且つ最も
適した構成をもつ。
【００６８】図７の真理値表に示すように、ＤＡ＜３＞
が最上位ビットになるとＤＢ＜３：０＞＝“１０００”
となり、ＤＡ＜２＞が最上位ビットになるとＤＢ＜３：
０＞＝“０１００”となり、ＤＡ＜１＞が最上位ビット
になるとＤＢ＜３：０＞＝“００１０”となり、ＤＡ＜
０＞のみ“１”になるとＤＢ＜３：０＞＝“０００１”
となる。尚、入力がすべて“０”の場合には、ＤＢ＜
３：０＞＝“０００１”となり、必ず１ビットのみが
“１”となるようにしている。これは後続する選択回
路、及びシフト回路がパストランジスタによって実現さ
れていることを考慮しており、パストランジスタの出力
がハイインビーダンス状態にならないように配慮したも
のである。
【００６９】［２］左シフタ（正規化回路）３ 図８は、左シフタ３の構成を示す図である。図では、右
シフタ５も含めて記した。
【００７０】この左シフタ３は、０／１６ビットシフタ
３１と、０／４／８／１２ビットシフタ３２と、０／１
／２／３ビットシフタ３３とで構成されており、０ビッ
トから３１ビットまでの可変量左方向シフタである。Ｓ
３、Ｓ２＜３：０＞、及びＳ１＜１：０＞は、それぞれ
０／１６ビットシフタ３１、０／４／８／１２ビットシ
フタ３２、及び０／１／２／３ビットシフタ３３のシフ
ト量選択制御信号である。尚、右シフタ５は、左シフタ
３とは逆方向に１ビットの誤差補正の為のシフトで行う
が、その際に予測誤差検出回路４の検出結果である制御
信号ＳＨＦＴＲが１ビット誤差補正のシフトを行うか否
かを決定する。
【００７１】図９（ａ），（ｂ），（ｃ）は、上記シフ
ト量選択制御信号Ｓ３，Ｓ２，Ｓ１とシフト量の関係と
示したものである。例えば、Ｓ３＝“０”、Ｓ２＜３：
０＞＝“０１００”、Ｓ１＜３：０＞＝“００１０”の
とき、（左方向）総シフト量は、１６＋４＋２＝２２ビ
ットとなる。また、シフト量選択制御信号Ｓ２＜３：０
＞とＳ１＜３：０＞は、必ず１ビットのみが“１”とな
るように出力が決められている。尚、図９（ｄ）は、右
シフタ５におけるＳＨＦＴＲとシフト動作の関係も示し
ている。
【００７２】［３］予測誤差検出回路４ 桁落ちが起きると予測されたビットにおいて桁上げが発
生した場合は、この桁上げが１ビットの予測誤差とな
る。そこで、桁落ちが起きると予測されたビットにおけ
るキャリー（桁上げ）を調べ、キャリーが“１”であれ
ば１ビット右へシフトさせることで、予測誤差を補正す
ることができる。
【００７３】図１０は予測誤差検出回路４の構成例を示
す図、及び図１１は予測誤差検出回路４の他の構成例を
示す図である。
【００７４】この予測誤差検出回路４は、４ビットの第
１のシフト量選択制御信号Ｓ１と、４ビットの第２のシ
フト量選択制御信号Ｓ２と、第３のシフト量選択制御信
号Ｓ３とを選択制御信号として、３２ビット加算器１の
各ビットの最終的なキャリー信号Ｃ<i>（第ｉビットの
キャリー信号を表す。）から、桁落ちが起きると予測さ
れる該当ビットのキャリー信号を選択する。即ち、ビッ
ト<i>で桁落ちが起こると予測した時Ｃ<i>を選択する。
【００７５】図１０と図１１に示す例では、選択回路
（２−１セレクタ，４−１セレクタ）の配置順序が異な
るが、これは、各シフト選択信号の確定時間やレイアウ
トの配線とのトレードオフで決まるもので、選択回路を
ここに示す順序以外に入れ替えても実現できる。
【００７６】そこでまず、図１０の例について説明す
る。第３のシフト量選択制御信号Ｓ３は、桁落ちが起き
ると予測されるビットの位置<k>が下位１６ビット側に
あるか、上位１６ビット側にあるか（すなわち、０≦ｋ
≦１５であるか、１６≦ｋ≦３１であるか。）を２−１
セレクタ４１で選択する。そして、選択された１６ビッ
トは、４ビット毎に４つのブロックにブロック化できる
ので、第２のシフト量選択制御信号Ｓ２は、これらのブ
ロックのうち該当するブロックを４−１セレクタ４２で
選択し、これにより４ビットの信号を選択する。最後
に、第１のシフト量選択制御信号Ｓ１は、選択されたブ
ロックの４ビットのうち該当するビットのキャリーＣ<
ｋ>を４−１セレクタ４３で選択する。これらの操作に
より、最終的に選択されたキャリー信号Ｃ<ｋ>のビット
の位置が、桁落ち予測回路１２によって予測されたビッ
ト<ｋ>と一致することになる。そして、このキャリー信
号Ｃ<ｋ>が“１”であれば、１ビット右へシフトさせて
誤差を補正するように１ビット誤差補正用シフタ（逆方
向シフタ）である右シフタ５に制御信号ＳＨＦＴＲを出
力する。
【００７７】図１１の例では、第２のシフト量選択制御
信号Ｓ２＜３：０＞、あるいは第２のシフト量選択制御
信号Ｓ２の候補ＳＳ２＜７：０＞を使用し、まず、上位
１６ビットのブロック、下位１６ビットのブロック毎に
各々４ビットブロックを４−１セレクタ５１，５２で選
択する。次に第１のシフト量選択制御信号Ｓ１＜３：０
＞あるいは第１のシフト量選択制御信号Ｓ１の候補ＳＳ
１＜７：０＞を使用して、各１６ブロック毎にビットの
位置を４−１セレクタ５３，５４で特定する。最後に、
第３のシフト量選択制御信号Ｓ３により、桁落ち予測回
路１２によって予測されたビットに対応するキャリーＣ
ｋを２−１セレクタ５５で特定する。
【００７８】通常、第３のシフト量選択制御信号Ｓ３が
確定するタイミングは、第１のシフト量選択制御信号Ｓ
１＜３：０＞や第２のシフト量選択制御信号Ｓ２＜３：
０＞が確定するタイミングよりも早い。そこで、図１１
に示す例のように、Ｓ２＜３：０＞やＳ１＜３：０＞よ
りも早く確定するＳＳ２＜７：０＞やＳＳ１＜７：０＞
を使用するとより早いタイミングで予測誤差検出処理を
開始できる。
【００７９】これら図１０または図１１に示すセレクタ
をシフタと同様なパストラジスタと仮定すれば、これら
のセレクタによる遅延時間は、シフタと同等と考えられ
る。しかも、各ビットのキャリー信号Ｃ<i>は、加算器
１の最終和が確定するよりも早く（排他的論理和の１段
分の遅延時間にあたる時間早く）確定するので、図１２
に示すように、予測誤差検出（Ｔ４ａの期間）の確定す
る時間は、演算結果が左シフタ３を通る期間（Ｔ３）を
経て確定する時間よりも早くなる。そのため、右シフタ
５を駆動するためのバッファ８の遅延時間（Ｔ４ｂの期
間）を経て、右シフタ５による誤差補正シフト動作期間
Ｔ５までが、従来と同じだとすると、バッファ８の駆動
を開始する時間が早くなるので、その分従来例よりも早
く演算結果ＯＵＴを得ることができる。
【００８０】次に、本発明の第２実施形態について説明
する。
【００８１】図１３は、本発明の第２実施形態に係る浮
動小数点演算装置の構成を示すブロック図であり、図１
と共通する要素には同一の符号を付し、その説明を省略
する。
【００８２】本実施形態の浮動小数点演算装置は、図１
に示す第１実施形態の構成において、予測誤差検出回路
４を新たな予測誤差検出回路６０に置き換え、最下位ビ
ットへのキャリーイン信号Ｃｉｎの入力を加えたもので
ある。
【００８３】すなわち、本実施形態の予測誤差検出方式
では、加算器１のキャリーの生成過程において桁落ちが
予測されるビットを特定するのと同時に、該当ビットの
キャリーを生成するための信号（桁上げ生成信号、桁上
げ伝搬信号）を特定するものである。
【００８４】図１４は、本実施形態の予測誤差検出方式
を実現する予測誤差検出回路６０の構成を示すブロック
図である。
【００８５】３２ビットを上位、下位の１６ビットに分
けた各１６ビットにおける予測誤差検出回路６１，６２
と、キャリー生成論理回路部６３〜６５と、２−１セレ
クタ６６とで構成されている。
【００８６】図１５は、図１４に示した１６ビット予測
誤差検出回路６１の詳細を示す図である。
【００８７】この１６ビット予測誤差検出回路６１は、
１６ビットＣＬＡ加算器７１と、８つの４−１セレクタ
７２，７３（×４）と、２つの４−１セレクタ７４，７
５とから構成されている。
【００８８】１６ビットＣＬＡ加算器７１は、１６ビッ
トのＰ０＜１５：０＞信号とＧ０＜１５：０＞信号を出
力する。このＰ信号、Ｇ信号は、各々ＣＬＡ（ｃａｒｒ
ｙｌｏｏｋａｈｅａｄ ａｄｄｅｒ）タイプの加算器に
おけるビット＜０＞からの桁上げ生成信号、桁上げ伝搬
信号である。４−１セレクタ７２，７３は、連続する各
々１６ビットのＰ０＜１５：０＞、Ｇ０＜１５：０＞か
ら、各々連続する４ビット（｛Ｐ０<i+3,i>，Ｇ０<i+3,
i>｝、但し、ｉ＝０、４、８、１２）を選択する。
【００８９】なお、１６ビット予測誤差検出回路６２の
構成も、図１５に示す構成と基本的に同様である。入力
信号をＡ＜３１：１６＞、Ｂｘ＜３１：１６＞、ＳＳ２
＜７：４＞、ＳＳ１＜３：０＞に、出力信号はＰ１６＜
ｊ＞、Ｇ１６＜ｊ＞に各々置き換え、Ｐ０＜１５＞、Ｇ
０＜１５＞に対応する信号は不要となる。
【００９０】次に、予測誤差検出回路６１，６２の動作
について図１５を用いて説明する。
【００９１】選択制御信号は４ビットの第２のシフト量
選択制御信号の候補ＳＳ２＜７：０＞を使用する。これ
は、Ｓ２＜３：０＞やＳ１＜３：０＞よりも早いタイミ
ングで確定するので、予測誤差検出処理をより早く開始
できる。
【００９２】上位１６ビットのブロックには、上位１６
ビットの桁落ち量決定回路１３Ａの第２のシフト量選択
制御信号の候補ＳＳ２＜７：４＞を、下位１６ビットの
ブロックには、下位１６ビットの桁落ち量決定回路１３
Ｂのブロックの第２のシフト量選択制御信号の候補ＳＳ
２＜３：０＞を使用する。これらにより、各々の１６ビ
ットにおける予測誤差検出回路６１，６２おいて、各々
４ビット分の桁上げ生成信号、桁上げ伝搬信号の対が選
択される。
【００９３】これらをさらに、各々１ビット分の桁上げ
生成信号、桁上げ伝搬信号の対に選択するのが、第１の
シフト量選択制御信号の候補ＳＳ１＜７：０＞である。
これも各々１６ビットの桁上げ生成信号、桁上げ伝搬信
号の対｛Ｐｉ<i+15:i>、Ｇｉ<i+15:i>、ｉ＝０、１６｝
から“４ビットの桁上げ生成信号、桁上げ伝搬信号の対
を選択したかの如く、各々４ビットの桁上げ生成信号、
桁上げ伝搬信号の対｛Ｐｊ<i+j+3:i+j> 、Ｇｊ<i+j+3:i
+j> 、ｉ＝０、４、８、１２、ｊ＝０、１６｝から、各
々１ビットの桁上げ生成信号と桁上げ伝搬信号の対｛Ｐ
ｊ<i+j>、Ｇｊ<i+j> 、０＜ｉ≦１５、ｊ＝０、１６｝
を選択する。
【００９４】この場合も上位ブロックにおける選択に
は、上位ブロック第１のシフト量選択制御信号の候補Ｓ
Ｓ１＜７：４＞を使用し、下位ブロックにおける選択に
は、下位ブロック第１のシフト量選択制御信号の候補Ｓ
Ｓ１＜３：０＞を使用する。
【００９５】図１４において、キャリー生成論理回路部
６３〜６５は、最下位ビットへのキャリーイン信号Ｃｉ
ｎと桁上げ生成信号及び、桁上げ伝搬信号とからから最
終的なキャリー信号を生成する。すなわち、キャリー生
成論理回路部６３では、Ｃｉｎと｛Ｐ0<i>、Ｇ0 <i> 、
（０≦ｉ≦１５）｝とにより、 Ｃ<i>＝（Ｇ0 <i> ｏｒ （Ｐ0 <i> ａｎｄ Ｃｉ
ｎ））（０≦ｉ≦１５） を生成し、キャリー生成論理回路部６４では、Ｃｉｎと
Ｐ0 <15>，Ｇ0 <15>とにより、 Ｃ<15>＝（Ｇ0 <15> ｏｒ （Ｐ0 <15> ａｎｄ Ｃｉ
ｎ）） を生成し、キャリー生成論理回路部６５では、Ｃ<15>と
｛Ｐ16<j> 、Ｇ16<j> 、（１６≦ｊ≦３１）｝とによ
り、Ｃ<j>＝（Ｇ16<j> ｏｒ Ｐ16<i> ａｎｄ Ｃ<15
>））（１６≦ｊ≦３１）を生成する。
【００９６】第３のシフト量選択制御信号Ｓ３を選択制
御信号として、２−１セレクタ６６において、キャリー
生成論理回路部６３と６５からそれぞれ出力されたキャ
リー信号Ｃ<i>とＣ<j>（０≦ｉ≦１５、１６≦ｊ≦３
１）のうち、いずれか一方が選択される。この最終的に
選択されたキャリー信号が、桁落ち予測回路２によって
予測されたビット<k>と一致したビットのキャリー信号
Ｃ<k>となる。もし、このキャリー信号Ｃ<k>が“１”な
らば、１ビット右へシフトさせて誤差を補正するよう
に、右シフタ５に制御信号ＳＨＦＴＲを出力する。
【００９７】本実施形態によれば、図１６に示すよう
に、加算器１において、各ビットの最終的なキャリー信
号が確定する前から、上記第１実施形態よりも更に早く
桁落ち予測誤差の有無の検出操作を開始できるので、上
記第１実施形態よりも早く桁落ち予測誤差の有無を検出
できる。これにより、上記第１実施形態よりも早く浮動
小数点演算結果ＯＵＴが得られる。
【００９８】なお、第２実施形態では、予測誤差検出回
路４におけるＣＬＡ加算器７１のブロックを１６ビット
としたが、もし第１のシフト量選択制御信号の候補ＳＳ
１＜７：０＞や第２のシフト量選択制御信号の候補ＳＳ
２＜３：０＞の確定するタイミングを考慮して、ＣＬＡ
加算器７１の構成を変えることも可能である。
【００９９】また、上記各実施形態では、演算のビット
幅を３２ビットとしたが、演算のビット幅が変わった場
合には、それに応じて階層の構成を変えることで柔軟に
対応できる。
【０１００】以上の実施形態では、減算の場合には、大
小比較回路等により予め答えが正になるように２数の大
小関係を考慮して入れ替え操作を行う必要があった（図
２のマルチプレクサ６）。以下に説明する第３の実施形
態では、減算の場合でも答えが正になるということを前
提としない。
【０１０１】以下、本発明の第３実施形態を図面に基づ
いて説明する。図１７は、本発明の第３実施形態に係る
浮動小数点演算装置の構成を示すブロック図である。こ
こで、演算器の前段に大小比較回路１０６は設けず並列
に動作させる。そのため、減算の場合答えが負になる可
能性が有る。又、図１７は、図１と対応するので、重複
する説明は省略する。
【０１０２】ここでも、図３に示した様な桁落ちビット
予測回路が設けられているが、ここでの桁落ち予測信号
ＥＺの発生の論理は、Ａ，Ｂｘを３２ビットの被演算
数、ＳＡ，ＳＢをサインビットとして次の通りになる。
【０１０３】 ｇ<i> ＝Ａ<i> ａｎｄ Ｂｘ<i> ｐ<i> ＝Ａ<i> ｘｏｒ Ｂｘ<i> ｚ<i> ＝ｎｏｔ（Ａ<i> ｏｒ Ｂｘ<i> ） （for 0≦i＜32） ｇ<32>＝ＳＡ ａｎｄ ＳＢ ｐ<33>＝ｐ<32>＝ＳＡ ｘｏｒ ＳＢ ｚ<32>＝ｎｏｔ（ＳＡ ｏｒ ＳＢ） ＥＺ<i> ＝（(not ｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ(not ｇ<i>)） or(ｚ<i+1>ａｎｄ(not ｚ<i>))） or （ｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ(not ｚ<i>)） or(ｚ<i+1>ａｎｄ(ｎｏｔｇ<i>))） 但し、減算のとき、 Ｂｘ＝ｎｏｔ Ｂ、ＳＡ＝“０”、ＳＢ＝“１” 加算のとき、 Ｂｘ＝Ｂ、ＳＡ＝“０”、ＳＢ＝“０” 尚、第一及び第二の実施例の場合と異なり、桁落ち予測
信号ＥＺの発生にはＡ、Ｂの大小関係の影響を受けな
い。桁落ち予測回路１０２は、図３を用いて説明したも
のに対応し、桁落ちビット予測回路と桁落ち量決定回路
とで構成される。ここでも、やはり重複説明は省略す
る。
【０１０４】図１８は（３２ビットの）予測誤差検出回
路１０３の構成を示しており、この図をもとに予測誤差
検出回路の構成とその動作を説明する。ここでは、桁落
ち予測回路１０２に対応して、３２ビットのデータを仮
定する。この回路は下位１６ビットの予測誤差検出回路
７０１、上位１６ビットの予測誤差検出回路７０２、キ
ャリー生成論理回路部７０３〜７０４、予測誤差信号生
成回路７０５より構成されている。
【０１０５】予測誤差検出回路１０３は桁落ち量決定回
路の中間状態信号を利用して、桁落ちが起きると予測さ
れるビットにおけるのキャリーを特定し、さらに、大小
比較回路の結果をもとに予測誤差を検出する。
【０１０６】入力信号は、３２ビットの２つの被演算数
の桁上げ先見信号であるｐ信号(桁上げ伝搬信号）及び
ｇ信号(桁上げ生成信号)である。このとき、下位１６ビ
ットの予測誤差検出回路７０１には、２つの被演算数の
下位１６ビットの対が入力され、１対のＰ信号、Ｇ信号
を出力する。一方、上位１６ビットの予測誤差検出回路
７０２には、２つの被演算数の上位１６ビットの対が、
入力され、１対のＰ信号、Ｇ信号を出力する。尚、出力
されるＰ信号、Ｇ信号は、各々のブロックのビット＜0
＞からの桁上げ先見信号である。
【０１０７】図１９に示した下位１６ビットの予測誤差
検出回路７０１は、４ビット桁上げ先見回路８０１、選
択回路８０２、８０４、桁上げ先見信号更新回路８０３
より構成されている。一方、図２０は上位１６のビット
予測誤差検出回路７０１の構成であり、４ビット桁上げ
先見回路８０１、選択回路８０２、８０４、桁上げ先見
信号更新回路８０３より構成されている。１６ビットの
予測誤差検出回路７０１、７０２はこれら以外にブロッ
ク間桁上げ先見回路を必要とする。これらの構成図は図
２１に示されている。図に示すようにして、ブロック間
の桁上げ先見信号（Ｐ０＜ｉ＞、Ｇ０＜ｉ＞（ｉ＝３、
７、１１、１５）、Ｐ１６＜ｊ＞、Ｇ１６＜ｊ＞（ｊ＝
１９、２３、２７））をつくり、これらを桁上げ先見信
号更新回路８０３に出力する。
【０１０８】次に、図１９、図２０、図２１、図１８を
もちいて、順にこれらの回路における予測誤差を検出動
作について説明する。図１９は下位１６ビットの予測誤
差検出回路７０１である。この回路は２つの被演算数の
下位１６ビットから、最終的に１対の桁上げ先見信号を
出力する。ここでは、１６ビットに対応する信号を連続
する４ビットに対応する４つの対を１つのグループとし
て、４つのグループに分け、まずそのグループ内におい
て最小ビットからの桁上げ先見信号を４対つくる。尚、
これらの４対の桁上げ先見信号のグループは、４ビット
のプライオリティエンコーダ３０１の出力信号のビット
と対応しており、４ビットのうち”１”になったビット
に対応した桁上げ先見信号の対が選択回路８０２によっ
て選ばれる。次に、４つブロックから選ばれた各々１対
の桁上げ先見信号を桁上げ先見信号更新回路８０３によ
り（１６ビットブロックの）最下位ビットから積算した
信号に更新し、このうち有効となったブロックに対応し
た桁上げ先見信号の対を選択回路８０４により選択し出
力する。以上のように下位１６ビットの予測誤差検出回
路７０１では、桁上げ先見信号の更新と選択を並行して
行う。
【０１０９】次に、下位１６ビット予測誤差検出回路７
０１の動作の詳細について図１９を用いて説明する。こ
の回路では１６ビットを４ビット毎の４つのグループに
分けたが、このグループの１つの単位が４ビット桁上げ
先見回路８０１である。
【０１１０】４ビット桁上げ先見回路８０１は、以下の
ように各ビットのｐ信号（桁上げ伝搬信号）とｇ信号
（桁上げ生成信号）をつくり、さらに４グループ内の最
小ビットからの桁上げ信号であるＰ信号（桁上げ伝搬信
号）、Ｇ信号（桁上げ生成信号）をつくる。（尚、以下
の表記を簡単にするため、“・”は論理積（ａｎｄ）、
“＋”は論理和（ｏｒ）を表す。） （式１） ｐ<J> ＝ Ａ<J>ｘｏｒＢｘ<J> ｇ<J> ＝ Ａ<J>ａｎｄＢｘ<J> ＝ Ａ<J>・Ｂｘ<J> ＰJ<J> ＝ ｐ<J> ＧJ<J> ＝ ｇ<J> ＰJ<J+1> ＝ｐ<J+1>・ｐ<J> ＧJ<J+1> ＝ｇ<J+1> + (ｐ<J+1>・ｇ<J>) ＰJ<J+2> ＝ｐ<J+2>・ｐ<J+1>・ｐ<J> ＧJ<J+2> ＝ｇ<J+2>＋(ｐ<J+2>・ｇ<J+1>)＋(ｐ<J+2>
・ｐ<J+1>・ｇ<J>） ＰJ<J+3> ＝ｐ<J+3>・ｐ<J+2>・ｐ<J+1>・ｐ<J> ＧJ<J+3> ＝ｇ<J+3>＋(ｐ<J+3>・ｇ<J+2>) ＋(ｐ<J+3>
・ｐ<J+2>・ｇ<J+1>)＋(ｐ<J+3>・ｐ<J+2>・ｐ<J+1>・
ｇ<J>） このうち有効となったビットに対応する選択制御信号
（第１のシフト量選択制御信号の候補１：ＳＳＳ１＜Ｊ
+３：Ｊ＞３１のうち、有効となったビットに対応した
ビットのみが”１”になる。）をもとに、選択回路８０
２はこれに対応するＰ信号、Ｇ信号の対（ＰJ<L>、ＧJ<
L>）を選択する。（ただし、J≦L≦Ｊ+3） 次の桁上げ先見信号更新回路８０３では、これらＰJ<L
>、ＧJ<L>と下位ブロックからのブロック間の桁上げ先
見信号の対（Ｐ0<J-1>、Ｇ0<J-1>、Ｊ＝４、８、１２）
をもとに、以下のように桁上げ先見信号を更新する。
（ただし、Ｐ0<3>、Ｇ0<3>はそのまま。） Ｐ0<L> ＝ ＰJ<L>・Ｐ0<J-1> Ｇ0<L> ＝ ＧJ<L>＋（ＰJ<L>・Ｇ0<J-1>） すなわち、ここで桁上げ先見の階層が４ビットブロック
内であったものを下位ブロックの４ビット分の桁上げ先
見信号を積み重ねて、最下位ビット（第０ビット）から
該当ビット＜i＞までの桁上げ先見信号Ｐ0<i>、Ｇ0<i>
にまで更新する。尚、０ビットから１つ下の４ビットブ
ロックまでの桁上げ先見信号は図２１に示しているブロ
ック間の桁上げ先見信号更新回路１００１ー１００５に
よって作られる。
【０１１１】選択回路８０４は、これら更新された４つ
の対の桁上げ先見信号（Ｐ，Ｇ信号）のうち、有効とな
ったブロックに対応する選択制御信号（第２のシフト量
選択制御信号の候補１：ＳＳ２＜３：０＞３４のうち、
有効となったブロックに対応したビットのみ”１”にな
る。）により、桁上げ先見信号１対を選択する。
【０１１２】一方、図２０は上位１６ビットの予測誤差
検出回路７０２である。これも図１９と同様に（式Ｉ）
４ビットの階層の桁上げ先見信号（Ｐ信号、Ｇ信号）の
４つを対を生成し、選択回路８０２はこれらからアクテ
ィブなビットに対応するＳＳＳ１＜I+3:I＞信号を選択
制御信号として、桁上げ先見信号の対（ＰI<H>,ＧI<H
>）を選択する。（ただし、I≦H≦I+3） そして、桁上げ先見信号更新回路８０３において、これ
らＰI<H>、ＧI<H>と下位ブロックからのブロック間の桁
上げ先見信号の対（Ｐ16<I-1>、Ｇ16<I-1>）をもとに、
以下の式ように桁上げ先見信号を更新する。（Ｉ＝２
０、２４、２８）（ただし、Ｐ0<3> Ｇ0<3>はそのま
ま。） Ｐ16<H>＝ＰI<H>・Ｐ16<I-1> Ｇ16<H>＝ＧI<H> ＋（ＰI<H>・Ｇ16<I-1>） さらに、選択回路８０４は、４つのＰ，Ｇ信号の対のう
ち、有効になったブロックに対応する選択制御信号（第
２のシフト量選択制御信号の候補１：ＳＳ２＜３：０＞
３４のうち、有効となったブロックに対応したビットの
み”１”になる。）により、Ｐ，Ｇ信号の１対を選択す
る。
【０１１３】ところで、桁上げ先見信号更新回路８０３
に出力されるもう１系統のＰ，Ｇ信号の対であるブロッ
ク間の桁上げ先見信号の対（Ｐ０＜ｉ＞、Ｇ０＜ｉ＞
（ｉ＝３、７、１１、１５）、Ｐ１６＜ｊ＞、Ｇ１６＜
ｊ＞（ｊ＝１９、２３、２７））は、図２１に示してい
る桁上げ先見信号更新回路１００１〜１００５によっ
て、以下のようにつくられる。
【０１１４】先見信号更新回路１００１ Ｐ0<7> = Ｐ4<7>・Ｐ0<3> Ｇ0<7> = Ｇ4<7> + (Ｐ4<7>・Ｇ0<3>) 先見信号更新回路１００２ Ｐ0<11> = Ｐ11 8・Ｐ4<7>・Ｐ0<3> Ｇ0<11> = Ｇ8<11>＋(Ｐ8<11>・Ｇ4<7>)+ (Ｐ8<11>・Ｐ
4<7>・Ｇ0<3>) 先見信号更新回路１００３ Ｐ16<23> = Ｐ20<23>・Ｐ16<19> Ｇ16<23> = Ｇ20<23>＋(Ｐ20<23>・Ｇ16<19>) 先見信号更新回路１００４ Ｐ16<27> = Ｐ24<27>・Ｐ16<19> Ｇ16<27> = Ｇ24<27>＋(Ｐ24<27>・Ｇ20<23>)＋(Ｐ24<2
7>・Ｐ20<23>・Ｇ16<19>) 先見信号更新回路１００７ Ｐ0<15> = Ｐ12<15>・Ｐ0<11> Ｇ0<15> = Ｇ12<15>＋(Ｐ12<15>・Ｇ0<11>) ここで、Ｋ＜Ｍ＜Ｊとして、ＰK<J>とＧK<J>は次の様な
式によって定義される。
【０１１５】ＰK<J> ＝ (ＰM+1<J>)・(ＰK<M>) ＧK<J> ＝ (ＧM+1<J>)＋((ＰM+1<J>)・(ＧK<M>)） 尚、バッファ１００５、１００６は、Ｐ0<3>、Ｇ0<3>、
Ｐ16<19>、Ｇ16<19>の駆動力を強化する。図１８では、
下位１６ビット予測誤差検出回路７０１、上位１６ビッ
ト予測誤差検出回路７０２から、各々出力されるＰ信
号、Ｇ信号の対より、最終的に桁落ち予測誤差検出信
号：ＳＨＦＴＲ２６を生成する。キャリー生成論理回路
部７０３〜７０４は、下位ブロックからの桁上げ先見信
号（Ｐ0<15>、Ｇ0<15>、）と上位１６ビット予測誤差検
出回路７０２から各々出力されるＰ信号、Ｇ信号の対
（Ｐ0<L>、Ｇ0<L>、Ｐ16<H>、Ｇ16<H>）より最終的なキ
ャリー信号をつくる。
【０１１６】すなわち、キャリー生成論理回路部７０３
では、ＣｉｎをＧ0<L>，Ｐ0<L>（0≦Ｌ≦15）より、 ＣＺ(L) = Ｇ0<L> + (Ｐ0<L>・Cin) = Ｇ0<L>＋Ｐ0<L> (Ｃin = 1) ＣＧ(L) = Ｇ0<L> + (Ｐ0<L>・Cin) = Ｇ0<L> (Ｃin = O) を生成し、キャリー生成論理回路部７０４では、Ｃinと
Ｇ16<H>,Ｐ16<H>, Ｇ0<15>, Ｐ0<15> (16≦H≦31)よ
り、 ＣＺ(H)＝Ｇ16<H>＋(Ｐ16<H>・Ｇ0<15>)＋(Ｐ16<H>・Ｐ0<15>・Ｃin) ＝Ｇ16<H>＋(Ｐ16<H>・Ｇ0<15>)＋(Ｐ16<H>・Ｐ0<15>) (Ｃin = 1) ＣＧ(H)= Ｇ16<H>＋(Ｐ16<H>・Ｇ0<15>)＋(Ｐ16<H>・Ｐ0<15>・Ｃin) ＝Ｇ16<H> + (Ｐ16<H>・Ｇ0<15>) (Ｃin = 0) を生成する。即ち、加算が行われるとき或いは減算結果
が負（ＳＩＧＮ＝１）のときはＣｉｎ＝０とし、減算結
果が正（ＳＩＧＮ＝０）のときはＣｉｎ＝１として、上
のように減算結果の正負に対して２つのキャリーの候補
を用意しておいて、大小比較回路の結果（ＳＩＧＮ信
号）により、次の予測誤差信号生成回路７０５において
何れかを選択できるようにしている。
【０１１７】予測誤差信号生成回路７０５は、第３のシ
フト量選択制御信号：Ｓ３（２５）を選択制御信号とし
て、キャリー生成論理回路部７０３、７０４から出力さ
れたキャリー信号ＣＺ(L)、ＣＧ(L)とＣＺ(H)、ＣＧ(H)
のペア（0≦L≦15、16≦H≦31）のうち一方を選択す
る。この最終的に選択されたキャリー信号ＣＺ＜ｋ＞あ
るいはＣＧ＜ｋ＞が、桁落ち予測回路によって予測され
たビット＜ｋ＞と一致したビットのキャリー信号C＜ｋ
＞となる。
【０１１８】さらに、予測誤差信号生成回路７０５は選
択されたキャリーと演算結果が加算であるか、減算であ
るか、減算の場合にはその結果の符号（実際には大小比
較結果）によって予測誤差信号が異なる。まず、加算の
場合は常にＣｉｎ＝０とするので、 ＳＨＦＴＲ＝ＣＧ＜ｋ＞ となる。
【０１１９】減算の場合には、大小比較器の比較結果に
より結果が正（ＳＩＧＮ＝０）であると判断した場合、
このキャリー信号ＣＺ＜ｋ＞が“１”であれば、１ビッ
トの誤差を含むので１ビット右ヘシフトさせて誤差を補
正するように右方向シフタ５に制御信号を出力する。
【０１２０】すなわち、上記制御信号となる予測誤差信
号：ＳＨＦＴＲは ＳＨＦＴＲ＝ＣＺ＜ｋ＞ となる。
【０１２１】一方、減算結果が負（ＳＩＧＮ＝１）であ
ると判断したときには、このキャリー信号ＣＧ＜ｋ＞が
“0”であれば１ビットの誤差を含むので、１ビット右
ヘシフトさせて誤差を補正するように右方向シフタ５に
制御信号を出力する。すなわち、予測誤差信号：ＳＨＦ
ＴＲはキャリー信号の反転信号となるので、 ＳＨＦＴＲ＝not(ＣＧ＜ｋ＞) となる。
【０１２２】次に、図１９、図２０、図１８の動作をよ
り具体的に説明する。以下の例では演算は減算、大小比
較の結果は負、即ち答えも負とする。ビット＜１０＞と
ビット＜１９＞の桁落ち予測信号が”１”（“１”）に
なったものと仮定する。
【０１２３】まず、下位16ビットにおいてビット＜１
１：１８＞の４ビットブロックを考える。このブロック
においては仮定よりビット＜１０＞の桁落ち予測信号
が”１”になる。図１９の４ビットの桁上げ先見回路８
０１によってＰ8<10>とＧ8<10>は、以下のように生成さ
れる。
【０１２４】Ｐ8<10>＝ｐ<10>・ｐ<9>・ｐ<8> Ｇ8<10>＝ｇ<10>＋（ｐ<10>・ｇ<9>）＋（ｐ<10>・ｐ<9
>・ｇ<8>） このとき、これらＰ8<10>とＧ8<10>が選択回路８０２に
よって選ばれる。つぎに、桁上げ先見信号更新回路８０
３によって、以下のように更新される。
【０１２５】Ｐ0<10> = Ｐ8<10>・Ｐ0<7> Ｇ0<10> = Ｇ8<10>＋(Ｐ8<10>・Ｇ0<7>) そして、選択回路８０４によって上記対が選ばれる。
（すなわち、ＳＳＳ１＜１１：８＞＝’０１００’、Ｓ
ＳＳ２＜３：０＞＝’０１００’となって、上記対を選
択することになる。）一方、上位16ビットにおけるビッ
ト＜１９：１６＞の４ビットブロックでは、ビット＜１
９＞の桁落ち予測信号が”１”になる。図１９の４ビッ
トの桁上げ先見回路８０１によつてＰ16<19>とＧ16<19>
は、以下のように生成され、 Ｐ16<19> = ｐ<19>・ｐ<18>・ｐ<17>・ｐ<16> Ｇ16<19> = ｇ<19>＋(ｐ<19>・ｇ<18>)＋(ｐ<19>・ｐ<1
8>・ｇ<17>)＋(ｐ<19>・ｐ<18>・ｐ<17>・ｇ<16>) 上と同様に、これらが選択回路８０２によって選ばれ
る。すでに、これらの信号は上位１６ビットのブロック
の最下位ビット（ビット＜１６＞）からの桁上げ信号に
なっているので、桁上げ信号としては更新されないが、
必要に応じてバッファ８０５により駆動力が強化され
る。そして、選択回路８０４によってＰ16<19>、Ｇ16<1
9>が選択される。
【０１２６】このようにして、下位１６ビットの予測誤
差検出回路７０１よりビット＜１０＞に対応する桁落ち
先見信号の対Ｇ0<10>、Ｐ0<10>と、上位１６ビットの予
測誤差検出回路７０２よりビット＜１９＞に対応する桁
落ち先見信号の対Ｇ16<19>、Ｐ16<19>とが選ばれたこと
になる。
【０１２７】次に、図１８を用いて、最終的にキャリー
が生成される動作を説明する。先ず、キャリー生成論理
回路７０３によって、ビット＜１０＞のキャリが生成さ
れる。図１８ではＬ＝１０となる。
【０１２８】 ＣＧ<10> = Ｇ0<10> (Ｃin = O、加算及び減
算結果が負の場合） ＣＺ<10> = Ｇ0<10> + Ｐ0<10> (Ｃin = 1、減算
結果が正が場合） また、図１８のキャリー生成論理回路７０４によって、
ビット１９のキャリーが生成される。ただし、Ｐ0<19>
=Ｐ16<19>・Ｐ0<15>、Ｇ0<19> = Ｇ16<19>＋(Ｐ16<19>
・Ｇ0<15>)として、次の様になる。
【０１２９】 ＣＧ<19> = Ｇ0<19> (Ｃin = 0、加算及び減
算結果が負の場合） ＣＺ<19> = Ｇ0<19> + Ｐ0<19> (Ｃin = 1、減
算結果が正が場合） ここで、ビット＜１９＞の方が上位ビットにあたるの
で、優先順位が高い。これにより、ＣＧ<19> 、ＣＺ<19
>が選ばれる。
【０１３０】ここで、減算結果が負であると仮定したの
で、ビット＜１９＞のキャリーＣ＜１９＞は、 Ｃ<19>＝ＣＧ<19> となる。更に、答えが負のときには予測誤差検出信号は
キャリー信号の反転となるので、 ＳＨＦＴＲ＝ｎｏｔ（ＣＧ<19>） となる。
【０１３１】これまで説明してきた予測誤差検出回路１
０３には、加算器（演算器１０１）と論理を共有する部
分が多い。そのため、回路のレイアウト増加や、動作性
能の低下を招かない範囲で共有化することで、回路レイ
アウトの面積も最適化が可能である。
【０１３２】本実施例の説明では、演算のビット幅を３
２ビットと仮定したが、演算のビット幅がこれと異なる
場合には（例えば、ＩＥＥＥ７５４では、単精度の浮動
小数点の仮数部は２３（＋暗黙の１ビット）ビットであ
る。）、それに応じて階層の構成、ビット数を増減させ
ることにより実現できる。
【０１３３】以上の様によって、第１及び第２実施形態
における大小比較処理が加算器と並列に行うことが可能
となる。即ち、図２２（Ａ）に示す様な従来の方法で
は、加減算の開始前に大小比較を行なわなければならな
かったが、本実施形態では図２２（Ｂ）に示したよう
に、加減算処理と並列に大小比較を行ない、処理速度を
大幅に向上させることができる。従って、図２２（Ａ）
と図２２（Ｂ）を比較すれば明らかなように、大小比較
処理に要する時間と誤差検出期間に対応する時間を削減
することができた。
【０１３４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、プライオリティエンコーダの出力を選択信号
として、加算器の各ビットの最終的な桁上げ信号を予測
誤差の有無を示す信号として選択するようにしたので、
桁落ちビット予測回路の予測誤差の有無を早く検出する
ことが可能になる。
【０１３５】第２の発明によれば、上記第１の発明にお
いて、プライオリティエンコーダの最終的な出力よりも
早く確定するプライオリティエンコーダにおける中間結
果を選択信号として用いるので、予測誤差の有無を一層
早く検出することが可能になる。
【０１３６】第３の発明によれば、プライオリティエン
コーダの中間結果を選択信号として、加算器の中間結果
である桁上げ生成信号と桁上げ伝搬信号を選択し、最終
的に選択された桁上げ生成信号と桁上げ伝搬信号を基
に、桁落ちビット予測回路が予測するビットに対応する
桁上げ信号を生成して、この桁上げ信号を予測誤差の有
無を示す信号として出力するようにしたので、第２の発
明よりも、さらに早く桁落ち予測誤差の有無を検出する
ことが可能になる。
【０１３７】第４の発明によれば、浮動小数点演算装置
において、プライオリティエンコーダの出力と加算器の
各ビットの最終的な桁上げ信号とに基づいて、桁落ちビ
ット予測回路の予測誤差を検出する桁落ち予測誤差検出
回路を設け、誤差補正手段は、桁落ち予測誤差検出回路
の検出結果に応じて誤差補正を行うようにしたので、正
規化手段に制御信号として供給されるプライオリティエ
ンコーダの出力を利用して、桁落ち予測誤差の有無を検
出することができ、装置の構成を簡素化できる。さら
に、正規化手段の出力の最上位ビットから桁落ち予測誤
差の有無を調べる従来の方法よりも、早く桁落ち予測誤
差の有無を検出することが可能になる。
【０１３８】第５の発明によれば、上記第４の発明にお
いて、桁落ち予測誤差検出回路は、プライオリティエン
コーダの出力を選択信号として、加算器の各ビットの最
終的な桁上げ信号から、桁落ちが起きたビットの桁上げ
信号を選択する選択回路で構成し、誤差補正手段は、選
択回路の出力に応じて誤差補正を行う構成にしたので、
第４の発明において、桁落ち予測誤差検出回路を簡易に
構成でき、かつ的確に動作させることができる。
【０１３９】第６の発明によれば、上記第５の発明にお
いて、桁落ち予測誤差検出回路は、プライオリティエン
コーダにおける中間結果を選択信号として入力する構成
にしたので、第５の発明において、上記第２の発明と同
様の効果を奏する。
【０１４０】第７の発明によれば、上記第４の発明にお
いて、桁落ち予測誤差検出回路は、プライオリティエン
コーダの中間結果を選択信号として、加算器の中間結果
である桁上げ生成信号と桁上げ伝搬信号を選択し、最終
的に選択された桁上げ生成信号と桁上げ伝搬信号を基
に、桁落ちビット予測回路が予測するビットに対応する
桁上げ信号を生成する構成にし、誤差補正手段は、前記
桁上げ信号に応じて誤差補正を行う構成にしたので、第
４の発明において、上記第３の発明と同様の効果を奏す
る。
【０１４１】第８の発明によれば、シフタに選択制御信
号として出力される信号を利用して、桁落ち予測の誤差
の有無を検出できる。しかも、左シフタの出力の最上位
ビットから桁落ち予測の誤差の有無を調べる従来の方法
よりも、早く桁落ち予測の誤差の有無を検出できる。
【０１４２】第９の発明によれば、上記第８の発明にお
いて、２つの被演算数の大小関係が減算開始時に判らな
くても、１ビットの誤差の範囲で、加減算の結果の桁落
ち予測が可能となる。
【０１４３】第１０の発明によれば、上記第８の発明に
おいて、浮動小数点形式のデータでは仮数は絶対値表現
に変換するが、この表現に対応した桁落ちの予測と１ビ
ット予測誤差検出が、演算結果の正負に関わらず可能と
なる。
【０１４４】第１１の発明によれば、上記第１０の発明
において、加算の場合にも同様の適用が可能となってい
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る浮動小数点演算装
置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係る浮動小数点演算装
置に大小比較回路を設けた構成を示すブロック図であ
る。
【図３】図１に示した桁落ち予測回路２の構成ブロック
図である。
【図４】２−１セレクタ１４Ａ，１４Ｂの真理値表を示
す図である。
【図５】１６ビットの桁落ち量決定回路１３Ａ，１３Ｂ
の構成を示すブロック図である。
【図６】４−１セレクタ２６の真理値表を示す図であ
る。
【図７】４ビットプライオリティエンコーダの真理値表
を示す図である。
【図８】左シフタ３と右シフタ５の構成を示す図であ
る。
【図９】シフト量選択制御信号Ｓ３，Ｓ２，Ｓ１とシフ
ト量の関係と示した図である。
【図１０】予測誤差検出回路４の構成例を示す図であ
る。
【図１１】予測誤差検出回路４の他の構成例を示す図で
ある。
【図１２】第１実施形態の効果を示す図である。
【図１３】本発明の第２実施形態に係る浮動小数点演算
装置の構成を示すブロック図である。
【図１４】第２実施形態における予測誤差検出回路６０
の構成を示すブロック図である。
【図１５】図１５に示した１６ビット予測誤差検出回路
６１の詳細を示す図である。
【図１６】第２実施形態の効果を示す図である。
【図１７】本発明の第３実施形態に係る浮動小数点演算
装置の構成を示すブロック図である。
【図１８】本発明の第３実施形態に係る浮動小数点演算
装置の予測誤差検出回路の構成図である。
【図１９】本発明の第３実施形態に係る浮動小数点演算
装置の図１８の下位ブロック７０１の詳細図である。
【図２０】本発明の第３実施形態に係る浮動小数点演算
装置の図１８の下位ブロック７０２の詳細図である。
【図２１】本発明の第３実施形態に係る浮動小数点演算
装置の桁上げ先見信号更新回路の構成図である。
【図２２】本発明の第３実施形態に係る浮動小数点演算
装置の正規化時間の短縮効果を示す図である。
【図２３】桁落ち予測の基本的な原理を説明する状態遷
移図である。
【図２４】従来の浮動小数点演算装置の構成を示すブロ
ック図である。
【図２５】図２４に示した装置の動作の時間的経過を示
す概念図である。
【符号の説明】
１、１０１ 演算器（加算器） ２、１０２ 桁落ち予測回路 ３、１０４ 左シフタ ４，６０、７０１、７０２ 予測誤差検出回路 ５、１０５ 右シフタ １１、１０２ 桁落ちビット予測回路 １２、２０２ ３２ビット桁落ち量決定回路 １３Ａ，１３Ｂ、２０３ １６ビット桁落ち量決定回路 １０６ 大小比較回路 Ａ，Ｂｘ 被演算数 ４１，５５ ２−１セレクタ ４３，４３，５１〜５４ ４−１セレクタ Ｓ１ 第１のシフト量選択制御信号 Ｓ２ 第２のシフト量選択制御信号 Ｓ３ 第３のシフト量選択制御信号 ＳＳ１ 第１のシフト量選択制御信号の候補 ＳＳ２ 第２のシフト量選択制御信号の候補 ＥＺ 桁落ち予測信号 Ｃｉ，Ｃｉｎ キャリー

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 加算器に入力されて演算が行われる２つ
    の被加減算数を各ビット毎に比較して、加算により桁落
    ちを起こすか否かをビット毎に予測判定する桁落ちビッ
    ト予測回路と、前記桁落ちビット予測回路によって桁落
    ちの有りと予測判定されたビットのうち最上位ビットの
    位置を符号化した形式で出力するプライオリティエンコ
    ーダと、該プライオリティエンコーダの出力に基づいて
    前記桁落ちビット予測回路の予測誤差を検出する桁落ち
    予測誤差検出回路とを有する論理回路であって、 前記桁落ち予測誤差検出回路は、前記プライオリティエ
    ンコーダの出力を選択信号として、前記加算器の各ビッ
    トの最終的な桁上げ信号を前記予測誤差の有無を示す信
    号として選択する選択回路で構成したことを特徴とする
    論理回路。
  2. 【請求項２】 前記桁落ち予測誤差検出回路は、前記プ
    ライオリティエンコーダにおける中間結果を前記選択信
    号として入力する構成にしたことを特徴とする請求項１
    記載の論理回路。
  3. 【請求項３】 加算器に入力されて演算が行われる２つ
    の被加減算数を各ビット毎に比較して、加算により桁落
    ちを起こすか否かをビット毎に予測判定する桁落ちビッ
    ト予測回路と、前記桁落ちビット予測回路によって桁落
    ちの有りと予測判定されたビットのうち最上位ビットの
    位置を符号化した形式で出力するプライオリティエンコ
    ーダと、該プライオリティエンコーダの出力に基づいて
    前記桁落ちビット予測回路の予測誤差を検出する桁落ち
    予測誤差検出回路とを有する論理回路であって、 前記桁落ち予測誤差検出回路は、前記プライオリティエ
    ンコーダの中間結果を選択信号として、前記加算器の中
    間結果である桁上げ生成信号と桁上げ伝搬信号を選択
    し、最終的に選択された桁上げ生成信号と桁上げ伝搬信
    号を基に、前記桁落ちビット予測回路が予測するビット
    に対応する桁上げ信号を生成して、この桁上げ信号を前
    記予測誤差の有無を示す信号として出力する構成にした
    ことを特徴とする論理回路。
  4. 【請求項４】 ２つの被加減算数を入力して演算を行う
    加算器と、前記２つの被加減算数を各ビット毎に比較し
    て、加算により桁落ちを起こすか否かをビット毎に予測
    判定する桁落ちビット予測回路と、前記桁落ちビット予
    測回路によって桁落ちの有りと判定されたビットのうち
    最上位ビットの位置を符号化した形式で出力するプライ
    オリティエンコーダと、該プライオリティエンコーダの
    出力に基づき、前記加算器の演算出力に対して浮動小数
    点演算に伴う正規化処理を行う正規化手段と、前記正規
    化手段の処理結果に対して誤差補正を行う誤差補正手段
    とを備えた浮動小数点演算装置において、 前記プライオリティエンコーダの出力と前記加算器の各
    ビットの最終的な桁上げ信号とに基づいて、前記桁落ち
    ビット予測回路の予測誤差を検出する桁落ち予測誤差検
    出回路を設け、 前記誤差補正手段は、前記桁落ち予測誤差検出回路の検
    出結果に応じて前記誤差補正を行う構成にしたことを特
    徴とする浮動小数点演算装置。
  5. 【請求項５】 前記桁落ち予測誤差検出回路は、 前記プライオリティエンコーダの出力を選択信号とし
    て、前記加算器の各ビットの最終的な桁上げ信号から、
    桁落ちが起きたビットの桁上げ信号を選択する選択回路
    で構成し、 前記誤差補正手段は、前記選択回路の出力に応じて前記
    誤差補正を行う構成にしたことを特徴とする請求項４記
    載の浮動小数点演算装置。
  6. 【請求項６】 前記桁落ち予測誤差検出回路は、前記プ
    ライオリティエンコーダにおける中間結果を前記選択信
    号として入力する構成にしたことを特徴とする請求項５
    記載の浮動小数点演算装置。
  7. 【請求項７】 前記桁落ち予測誤差検出回路は、前記プ
    ライオリティエンコーダの中間結果を選択信号として、
    前記加算器の中間結果である桁上げ生成信号と桁上げ伝
    搬信号を選択し、最終的に選択された桁上げ生成信号と
    桁上げ伝搬信号を基に、前記桁落ちビット予測回路が予
    測するビットに対応する桁上げ信号を生成する構成に
    し、 前記誤差補正手段は、前記桁上げ信号に応じて前記誤差
    補正を行う構成にしたことを特徴とする請求項４記載の
    浮動小数点演算装置。
  8. 【請求項８】 加算器に入力されて演算が行われる２つ
    の被加減算数を各ビット毎に比較して、加算により桁落
    ちを起こすか否かをビット毎に判定する桁落ちビット予
    測回路と、前記桁落ちビット予測回路の出力する桁落ち
    の有無を判定するビットバターンを入力しその桁落ちの
    有りと判断したビットのうち最上位ビットの位置を符号
    化した形式で選択信号として出力するプライオリティエ
    ンコーダと、桁落ち予測誤差検出回路とを有する論理回
    路において、前記桁落ち予測誤差検出回路は、前記プラ
    イオリティエンコーダの中間結果を選択信号として、前
    記加算器の中間結果、或いは、前記演算が行われる２つ
    の被加減算数の各ビット桁上げ先見信号をもとに、最終
    的に桁上げ生成信号と桁上げ伝搬信号を選択し、前記桁
    上げ生成信号と桁上げ伝搬信号をもとに前記桁落ちビッ
    ト予測回路が予測する桁落ちビットに対応する桁上げ信
    号を生成する回路であることを特徴とする浮動小数点演
    算装置。
  9. 【請求項９】 前記桁落ちビット予測回路は、演算数を
    ｎビットの２数Ａ<３１：０>，Ｂ<３１：０>、サインビ
    ットをＳＡ，ＳＢ、又、減算のときＢｘ＝ｎｏｔ Ｂ、
    ＳＡ＝“０”、ＳＢ＝“１”、加算のとき Ｂｘ＝Ｂ、
    ＳＡ＝“０”、ＳＢ＝“０”、ｉ＜３２とし、 ｇ<i> ＝Ａ<i> ａｎｄ Ｂｘ<i> ｐ<i> ＝Ａ<i> ｘｏｒ Ｂｘ<i> ｚ<i> ＝ｎｏｔ（Ａ<i> ｏｒ Ｂｘ<i> ） ｇ<n>＝ＳＡ ａｎｄ ＳＢ ｐ<n+1>＝ｐ<n>＝ＳＡ ｘｏｒ ＳＢ ｚ<n>＝ｎｏｔ（ＳＡ ｏｒ ＳＢ） として、桁落ちビット予測信号ＥＺ<i>が ＥＺ<i> ＝（ｎｏｔｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ
    (ｎｏｔｇ<i>)）＋(ｚ<i+1>ａｎｄ(ｎｏｔｚ<i>)）＋
    （ｐ<i+2>）ａｎｄ（(ｇ<i+1>ａｎｄ(ｎｏｔｚ<i>)）＋
    (ｚ<i+1>ａｎｄ(ｎｏｔｇ<i>)） で求められる請求項８記載の浮動小数点演算装置。
  10. 【請求項１０】 大小比較回路を更に備え、ｇ<i> = Ａ
    <i> ａｎｄ Ｂｘ<i>、ｐ<i>= Ａ<i> ｘｏｒ Ｂｘ<i> と
    し、減算のとき、Ｂｘ＝ｎｏｔ Ｂ、加算のとき、Ｂｘ
    ＝Ｂとし、第kビットのキャリー信号Ｃ＜ｋ＞を Ｃ＜ｋ＞ ＝ ｇ<k> ｏｒ（ｐ<k> ａｎｄ ｇ<k-1>）ｏｒ
    （ｐ<k> ａｎｄ ｐ<k-1> ａｎｄ ｇ<k-2>）ｏｒ（ｐ<k>
    ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａｎｄｇ<k-３>） ｏ
    ｒ ｏｒ （ｐ<k> ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａ
    ｎｄ ｐ<2>ａｎｄ ｐ<1> ａｎｄ ｇ<０> ） ｏｒ （ｐ<
    k> ａｎｄ ｐ<k-1> ａｎｄ ｐ<k-2> ａｎｄ ｐ<2> ａｎ
    ｄ ｐ<1> ａｎｄ ｐ<０> ａｎｄ Ｃiｎ） としたときに、Ａ、Ｂの大小関係を比較する前記大小比
    較回路が、減算Ａ―Ｂの結果が正であると判定した場合
    には、第ｋビットにおける予測誤差検出信号をCin＝１
    とした場合のＣ＜ｋ＞とし、減算Ａ−Ｂの結果が負であ
    ると判定した場合には、第ｋビットにおける予測誤差検
    出信号をCin＝０とした場合のＣ＜ｋ＞の否定（not Ｃ
    ＜ｋ＞）とする論理を特徴とする請求項８記載の浮動小
    数点演算装置。
  11. 【請求項１１】 第ｋビットで桁落ちが起きると前記桁
    落ちビット予測回路と前記プライオリテイエンコーダが
    特定し、演算が加算の場合には、予測誤差検出信号を、
    Cin＝０とした場合のＣ＜ｋ＞とすることを特徴とする
    請求項１０記載の浮動小数点演算装置。
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