JPH09116413A

JPH09116413A - 論理回路及びその設計方法

Info

Publication number: JPH09116413A
Application number: JP7272892A
Authority: JP
Inventors: Katsuhisa Kondo; 勝久近藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】半導体集積回路などに実装された論理回路を
高速に動作させることである。【解決手段】メインの組合せ回路１０３，１０４をそ
のクリティカルパス長よりも短いサイクルタイムで動作
させる。このサイクルタイムに収まらないパスが活性化
された時に備えて、訂正用信号を生成する組合せ回路１
０５とその周辺の回路を付加した。組合せ回路１０５と
１０４は、同じものである。組合せ回路１０５のクリテ
ィカルパスは収まるように、サイクルタイムを決める。
比較回路１１３を用いて、信号１１４と信号１０２を比
較し、一致しなければ、信号１０２を訂正するようにセ
レクタ１１２をコントロールする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路及びその
設計方法に関し、特に、動作クロックのサイクルタイム
を短縮して、論理回路の処理速度の向上を図ることので
きる論理回路及びその設計方法に関する。

【０００２】

【従来の技術】論理回路は大きく分けて、入力信号の変
化が伝播して出力信号値に影響を与える組合せ回路と、
クロック信号等のコントロール信号により、値を保持又
は保持した値を書換える機能を有する記憶回路とに区分
することができる。組合せ回路には、論理演算の機能を
有する基本論理素子（例えば、ＡＮＤ回路やＮＯＴ回路
等）が含まれ、また、記憶回路には、フリップフロップ
やラッチ等が含まれる。

【０００３】図８は、簡単なパイプライン構造を有する
一般的な論理回路を示している。この論理回路は、組合
せ回路８０３と、この組合せ回路８０３の信号の入力側
及び出力側には信号を保持するためのフリップフロップ
８０４，８０５とが備えられている。このフリップフロ
ップ８０４，８０５はクロック信号ＣＫの立上がりで、
それぞれ入力データとしての入力信号８０１と、組合せ
回路８０３からの出力信号８０７を入力（サンプル）し
て、その値を信号８０６，８０２として出力する。

【０００４】クロック信号ＣＫは所定のサイクルタイム
で周期的に値が変化する信号である。通常の論理回路
は、このクロックに同期して動作する。図９は、例えば
図８に示したような論理回路に入力されるクロック信号
波形を示す。入力クロックの立ち上がりエッジで動作す
るフリップフロップを用いる場合の論理回路のサイクル
タイムは、図９に示されたようになる。

【０００５】組合せ回路への入力信号の変化が出力信号
に伝わる時間を信号伝播時間と呼ぶ。この信号伝播時間
は、回路の状態や入力信号の変化のしかたにより、大き
く異なる。その中で、最大の信号伝播時間を生じる経路
をその回路のクリティカルパスと呼ぶ。回路の正常動作
を保証するためには、論理回路のサイクルタイムは、内
部回路のクリティカルパスの信号伝播時間よりも長く設
定する必要がある。また、このクリティカルパスは設計
の形態によりラッチ等の記憶回路内の信号伝播時間を含
む時もある。

【０００６】そのため、従来の論理回路の設計において
はサイクルタイムを短縮すべく、その回路のクリティカ
ルパスの信号伝播時間を短縮するような設計努力が払わ
れてきた。

【０００７】

【発明が解決しようとする課題】しかしながら、単に論
理回路のクリティカルパスの信号伝播時間を短縮するこ
とによる動作クロックのサイクルタイムを短縮する手法
のみでは限界があり、より高速な論理回路を実現するた
めの新しい技術が必要になっている。

【０００８】本発明は上記事情に鑑みて成されたもので
あり、その目的は、論理回路の動作クロックのサイクル
タイムを短縮して、論理回路の処理速度の向上を図るこ
とのできる論理回路およびその設計方法を提供すること
にある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の発明者は、単に論理回路のクリティカルパ
スの信号伝播時間を短縮することによる動作クロックの
サイクルタイムを短縮する手法のみでは限界があり、何
か新しい技術が必要であると考えた。

【００１０】そこで、論理回路の処理動作を解析したと
ころ、一般的な論理回路においてはクリティカルパスが
常に使用（活性化）されることは希であり、使用される
大半のパスはクリティカルパスより大変短いものである
ことが統計的な解析から把握することができた。従っ
て、本発明者は、クリティカルパスより短い所定のクロ
ックサイクルを設定し、このサイクルに収まらないパス
が活性化された場合に何等かの手当てを行うようにすれ
ば、単に論理回路のクリティカルパスの信号伝播時間を
短縮することによる動作クロックのサイクルタイムを短
縮する手法を用いずに論理回路の処理速度は飛躍的に向
上させることができ、前述した問題点を解消できると考
えた。

【００１１】そこで、本発明者は慎重な研究を重ねた結
果、以下のような発明を完成することができた。

【００１２】第１の発明の特徴は、組合せ回路と、クロ
ックにより信号を保持又は書換えを行う記憶回路とを含
んだ論理回路であって、前記組合せ回路に入力される信
号又は前記組合せ回路内で生成され使用される信号を入
力するように接続され、前記入力される所定の信号に対
して前記組合せ回路の出力信号と同論理の出力信号を生
成する信号生成手段と、前記組合せ回路の出力信号が正
しいか否かの判定を行う出力信号判定手段と、この出力
信号判定手段の判定の結果、前記組合せ回路の出力が正
しいと判定された場合には前記組合せ回路の出力信号を
そのまま出力し、それ以外の場合には前記信号生成手段
の出力信号を用いて訂正して出力する訂正手段と、を備
えることである。

【００１３】上記第１の発明の構成によれば、メインと
なる組合せ回路を、その回路のクリティカルパスの信号
伝播時間よりも短いサイクルタイムで動作させることが
可能になる。そのサイクル内に収まらないパスが活性化
された場合に備えて、それらの信号を訂正するために、
それらの信号と同等な機能を有する信号を生成する手段
が付加されている。そして、サイクル内に収まらないパ
スが活性化されたか否かを判定し、サイクル内に収まら
ないパスが活性化された場合は、前記手段により正しい
信号を出力するようにしてある。

【００１４】ここで、前記組合せ回路は、出力信号の一
部又は全部を、その信号を生成する回路のクリティカル
パスの信号伝播時間より前にサンプルするのが好まし
い。

【００１５】また、前記組合せ回路は、信号伝播時間の
短いパスが活性化される頻度が、前記信号生成手段にお
ける信号伝播時間の短いパスが活性化される頻度よりも
大きくなるように構成されることが好ましい。

【００１６】上記の構成のように組合せ回路における信
号伝播時間の短いパスが活性化される頻度を信号生成手
段における信号伝播時間の短いパスが活性化される頻度
よりも大きくすればペナルティ（組合せ回路の出力が誤
っている場合に行われる処理）を実行する確率が減少す
るため、さらに論理回路の処理の高速性が向上すること
ができるのである。

【００１７】また、前記信号生成手段は、前記組合せ回
路に入力される信号を入力するように接続され、前記入
力される所定の信号に対して前記組合せ回路の出力信号
と同論理の出力信号の一部のみを生成することが好まし
い。

【００１８】また、前記信号生成手段は、前記組合せ回
路に入力される所定の入力信号に対して前記組合せ回路
の出力信号と同論理の出力信号を生成し、前記組合せ回
路のクリティカルパスの信号伝播時間より短いクリティ
カルパスの信号伝播時間となるように構成されることが
好ましい。

【００１９】上記の構成のように、信号生成手段のクリ
ティカルパスの信号伝播時間を組合せ回路のクリティカ
ルパスの信号伝播時間より短い信号伝播時間となるよう
にすることで、ペナルティを実行する必要が生じた場合
であってもそのペナルティのために必要な時間を短縮す
ることができるのである。

【００２０】また、前記出力信号判定手段は、前記組合
せ回路の出力信号と、前記信号生成手段にて生成された
信号とを入力して比較する比較回路を備えることで、前
記組合せ回路の出力信号が正しいか否かの判定を行うこ
とが好ましい。

【００２１】上記の構成のように、比較回路にて組合せ
回路の出力信号と、信号生成手段にて生成された信号と
を比較するようにすれば容易に、かつハードウエア量の
増加を伴わずに判定を行うことができるのである。

【００２２】また、前記出力信号判定手段は、クリティ
カルパスの信号伝播時間より前にサンプルされた前記信
号が適切な信号値を生成するために必要な時間以降にサ
ンプルされたか否かを判断することで前記組合せ回路の
出力信号が正しいか否かの判定を行うことが好ましい。

【００２３】上記の構成のように、適切な信号値を生成
するために必要な時間以降にサンプルされたか否かを判
断するようにしてあるので、所定のサイクルに収まらな
いパスが活性化されたか否かの判断で組合せ回路の出力
信号が正しいか否かの判定を行うことができる。従っ
て、信号生成手段の出力を待つこと無く判定を行うこと
ができるのでより高速に処理を行うことができるのであ
る。

【００２４】また、前記出力信号判定手段は、入力され
た信号により活性化されるパスの遅延を予測する予測回
路を備えることで前記組合せ回路の出力信号が正しいか
否かの判定を行うことが好ましい。

【００２５】上記の構成のように、予測回路を備えるこ
とで、信号生成手段の出力を待つこと無く判定を行うこ
とができるのでより高速に処理を行うことができるので
ある。

【００２６】また、前記訂正手段は、前記比較回路の比
較の結果、前記組合せ回路の出力信号と、前記信号生成
手段にて生成された信号とが等しい場合には前記組合せ
回路の出力信号を選択し、これら信号が異なる場合には
前記信号生成手段の出力信号を選択するセレクタを備え
ることが好ましい。

【００２７】上記の構成のように、セレクタを備えるこ
とで、比較回路の結果により組合せ回路の出力若しく信
号生成回路の出力のいずれを出力するように構成すれば
よいので、より簡易な構成にて選択を行うことができる
のである。

【００２８】また、前記訂正手段は、この出力信号判定
手段の判定の結果、前記組合せ回路の出力が正しい場合
には前記組合せ回路の出力信号を選択して出力し、前記
出力信号判定手段により必要な時間より前にサンプルさ
れたと判断された場合には前記信号生成手段の出力信号
を選択して出力することが好ましい。

【００２９】上記構成のように、出力信号判定手段によ
り必要な時間より前にサンプルされたと判断された場合
には信号生成手段の出力信号を選択して出力するように
することで、より簡易な構成で正確な選択を行うことが
できるのである。

【００３０】また、前記信号生成手段、前記信号判定手
段、又は、信号訂正手段に、１段又は複数段の信号保持
手段を設けるが好ましい。言い換えれば、前記信号生成
手段の入力部、出力部、又は、前記信号生成手段の内部
に、１段又は複数段の信号保持手段を設けることが好ま
しい。

【００３１】上記信号保持手段として、ラッチを前記信
号生成手段の入力部と出力部に設け、出力部に設けたラ
ッチを前記クロックで動作させ、入力部に設けたラッチ
を前記クロックの逆相のクロックで動作させると、入力
信号をクロックで取り込んでから信号生成手段の出力信
号を生成する経路にサイクルタイムよりも長い時間を割
り当てることができる。例えば、クロックのデューティ
が５０％であった場合、上記経路に割り当てられた時間
はサイクルタイムの１．５倍になる。

【００３２】各回路の信号遅延時間によっては、前記信
号保持手段として、フリップフロップを用いることが好
ましい場合がある。前記信号生成手段の入力部にフリッ
プフロップを設けることにより、入力信号をクロックで
取り込んでから信号生成手段を経て出力信号判定手段そ
して訂正手段に至る経路にサイクルタイムの２倍の時間
を割り当てることができる。つまり、出力信号判定手段
及び訂正手段が高速に動作する時は、ラッチを使った上
記のケースに比べ、長い時間を信号生成手段の出力信号
を生成する経路に割り当てることができる。

【００３３】設ける信号生成手段の段数を大きくすれ
ば、信号生成手段を通る経路に割り当てられる時間は多
くなるが、それに伴いペナルティの実行も増加すること
になる。そのため、最高の処理速度を達成するように信
号保持手段の段数を決定することが好ましい。

【００３４】また、整数除算器において上記目的を達成
するため、第２の発明の特徴は、少なくとも被除数を保
持する第１の保持手段と、この第１の保持手段に保持さ
れた被除数及び除数を入力して、これらの入力データの
減算を行う第１の減算器と、この第１の減算結果及び前
記被除数を入力して第１の選択信号によりこれら入力デ
ータを選択して出力する第１の選択手段と、前記第１の
選択手段の出力及び前記除数を入力してこれらの入力デ
ータの減算を行う第２の減算器と、この第２の減算器及
び前記第１の選択手段の出力を入力して第２の選択信号
によりこれら入力データを選択して出力する第２の選択
手段と、少なくとも前記第２の選択手段の出力及び前記
被除数を入力して第３の選択信号によりこれら入力デー
タを選択して前記第１の保持手段に出力する第３の選択
手段と、を備えて回復型除算を行う論理回路において、
前記第１の選択手段の出力を保持する第２の保持手段
と、この第２の保持手段に保持された第１の選択手段の
出力及び前記除数を入力してこれら入力データの減算を
行う第３の減算器と、この第３の減算器の出力及び前記
第２の保持手段の出力を入力して第４選択手段の選択信
号によりこれら入力データを選択して出力する第４の選
択手段と、前記第１のクロックにより動作し、前記第４
の出力データを保持する第３の保持手段と、この第３の
保持手段に保持されたデータ及び前記第２の選択手段に
て出力されたデータを入力し、第５の選択信号により前
記第３の選択手段に出力する第５の選択手段と、前記第
３の保持手段に保持されたデータ及び前記第１の保持手
段に保持されたデータを入力してこれらデータの比較を
行い、この比較により前記第５の選択信号を出力する比
較手段とを備えることである。

【００３５】上記第２の発明の構成によれば、上述の説
明からも分かるように、単に論理回路のクリティカルパ
スの信号伝播時間を短縮することによる動作クロックの
サイクルタイムを短縮する手法を用いずに論理回路の除
算の処理速度は飛躍的に向上させることができるのであ
る。

【００３６】ここで、前記第２の減算器は、リップル加
算器を含んだ減算器であり、前記第３の減算器は、キャ
リーセーブ加算器を含んだ減算器であることが好まし
い。

【００３７】ここで、リップル加算器とは、１ビットの
加算器を所定のビット数だけカスケード状にキャリーを
リレーするように接続して所定のビット数の加算を行う
ものである。従って、一般的には最終ビットのキャリー
出力がクリティカルパスとなり、その他の出力（加算結
果(SUM) や桁上り(Carry) ）は比較的信号伝播時間が短
いという特性がある。その一方、キャリーセーブ加算器
とは、１ビットの加算器を所定のビット数だけカスケー
ド状に接続され、キャリー有り／無しの場合の両方の計
算を行い、下位のビットの計算の結果でキャリーの有無
が判明した場合に前述の両方の計算を行ったいずれか一
方の計算結果を選択して出力するものである。このキャ
リーセーブ加算器は一般的には最終ビットのキャリー出
力がクリティカルパスとなり、このクリティカルパスの
信号伝播時間がリップル加算器と比較して短いが、その
他の出力は前述のリップル加算器に比較して信号伝播時
間が長いものが多くなるという特性がある。従って、上
記構成によれば、リップル加算器の如く一般的にクリテ
ィカルパスの信号伝播時間が長く、その他の出力は比較
的信号伝播時間が短い特性を有するものを前記の第２の
減算器に備えることで、この第２の減算器を動作するク
ロックのサイクルタイムを短くしてもペナルティの処理
を行う確率を減少させることができ、また、キャリーセ
ーブ加算器の如く一般的にクリティカルパスが短く、そ
の他の出力は前記第２の減算器に比較して信号伝播時間
が長いものを備えることで、ペナルティとなった場合で
もそのサイクルタイムを減少させることができるのであ
る。

【００３８】また、第３の発明の特徴は、所定のクロッ
クにより信号を入力して、所定の信号を出力する組合せ
回路と、入力された信号を保持又は保持した信号の書換
えを行う記憶回路とを含んだ論理回路の設計方法におい
て、前記組合せ回路のクリティカルパスより短い所定の
クロックサイクルを設定し、このサイクルに収まらない
パスが活性化された場合に、出力信号を訂正する回路を
付加するように論理回路の設計を行うことである。

【００３９】また、第４の発明の特徴は、所定のクロッ
クにより信号を入力して、所定の信号を出力する組合せ
回路と、入力された信号を保持又は保持した信号の書換
えを行う記憶回路とを備えた論理回路の設計方法におい
て、前記組合せ回路におけるクリティカルパスを特定す
るステップと、前記組合せ回路を動作させるクロックで
あって、前記クリティカルパスの信号伝播時間より小さ
いサイクルタイムであるクロックを決定するクロック決
定ステップと、前記組合せ回路に入力するように接続さ
れ、前記入力される所定の信号に対して前記組合せ回路
の出力信号と同論理の出力信号を生成する信号生成手段
を決定する信号生成手段決定ステップと、前記組合せ回
路の出力信号が正しいか否かの判定を行う出力信号判定
手段の判定方法を決定する出力信号判定手段決定ステッ
プと、この出力信号判定手段決定ステップにより決定さ
れた出力信号判定手段により、前記組合せ回路の出力が
正しい場合には前記組合せ回路の出力信号を選択して出
力し、それ以外の場合には前記信号生成手段の出力信号
を選択して出力する選択手段を付加する選択手段付加ス
テップと、により前記組み合わせ回路におけるクリティ
カルパスの信号伝播時間より小さいサイクルタイムで前
記組合せ回路を動作させるようにして論理回路の設計を
行うことである。

【００４０】上記第３及び第４の発明の構成によれば、
単に論理回路のクリティカルパスの信号伝播時間を短縮
することによる動作クロックのサイクルタイムを短縮す
る手法を用いずに論理回路の処理速度は飛躍的に向上さ
せることができるのである。

【００４１】

【発明の実施の形態】以下、本発明に係る論理回路及び
その設計方法の実施形態を図面を参照しながら詳細に説
明する。

【００４２】第１の実施形態従来例として用いた図８の論理回路に対して、本発明に
係る実施形態を図１に示す。この論理回路は、クロック
信号ＣＫにより信号が入力され、所定の信号を出力する
組合せ回路Ａ（１０３）、Ｂ１（１０４）と、入力され
た信号を保持又は保持した信号の書換えを行う記憶回路
１０７とを含んだ論理回路であって、組合せ回路Ａ（１
０３）の出力信号を前記クロック信号ＣＫの逆相の信号
ＣＫＢで入力し、保持するラッチ１０９と、このラッチ
１０９の出力信号を入力するように接続され、前記入力
される所定の信号に対して組合せ回路Ｂ１（１０４）の
正常動作時における出力信号と同等な出力信号を生成す
る組合せ回路Ｂ２（１０５）と、クロック信号ＣＫで動
作し、組合せ回路Ｂ２（１０５）の出力を保持するラッ
チ１１０と、組合せ回路Ｂ１（１０４）の出力信号が正
しいか否かの判定を行う比較回路１１３と、比較回路１
１３の比較の結果、組合せ回路Ｂ１（１０４）の出力が
正しいと判定された場合には組合せ回路Ｂ１（１０４）
の出力信号を選択して出力し、それ以外の場合には組合
せ回路Ｂ２（１０５）の出力信号を選択して出力するセ
レクタ１１２とを備えてある。なお、ラッチ１０９への
入力信号としては、組合せ回路Ａ（１０３）からの信号
の他に信号１１６の一部又は全部の信号を用いることも
できる。

【００４３】また、１０６，１０７はクロック信号ＣＫ
の立ち上がりで動作するフリップフロップである。上記
１０９，１１０、及び１０８はラッチである。これらの
ラッチは、入力クロックが‘１’の時入力信号を出力信
号に伝播させる。そして、入力クロックが‘１’から
‘０’に変化する時に、そのときの出力信号を保持す
る。ラッチ１０８と１１０は、入力クロックとしてＣＫ
を用いている。一方、ラッチ１０９は、ＣＫＢを用いて
いる。本実施形態に使用するクロック信号ＣＫおよびＣ
ＫＢの信号波形を図２に示す。

【００４４】図１では、図８の組合せ回路８０３と同等
なものを、前半部の組合せ回路Ａ（１０３）と後半部の
組合せ回路Ｂ１（１０４）に分けて記した。また、ラッ
チ１０９、ラッチ１１０、及び組合せ回路Ｂ２（１０
５）は、訂正用の信号を生成するために付加した信号生
成手段である。組合せ回路Ｂ２（１０５）の機能は、組
合せ回路Ｂ１（１０４）と同じであり、同等の信号を出
力する。ここで、前半部の組合せ回路Ａ（１０３）は、
組合せ回路Ｂ１（１０４）、Ｂ２（１０５）に対して共
通に設けられており、これにより論理回路の面積増加を
抑制することができる。組合せ回路Ｂ１（１０４）の出
力信号はフリップフロップ１０７に、サイクルタイムご
とにサンプルされる。一方、組合せ回路Ｂ２（１０５）
の出力信号はラッチ１１０に、それらの信号の最長信号
伝播時間以後にサンプルされる。図２に示されるよう
に、サイクルタイムは、組合せ回路Ａ（１０３）→Ｂ１
（１０４）のクリティカルパスの信号伝達時間よりも短
く設定されている。

【００４５】１１３は、出力信号判定手段としての比較
回路である。この比較回路１１３は、組合せ回路Ｂ１
（１０４）の出力信号１１５が必要な伝播時間以後にサ
ンプルされたか否かを判断する。この回路は、組合せ回
路Ｂ１（１０４）の出力結果である信号１０２と組合せ
回路Ｂ２（１０５）の出力結果である信号１１４を比較
し、一致しない場合は、セレクタ１１２が信号１１４を
選択するようにコントロール信号１１７を出力する。つ
まり、セレクタ１１２は、フリップフロップ１０７に保
持された信号を訂正するための訂正手段である。

【００４６】組合せ回路Ａ（１０３）→１０９→Ｂ２
（１０５）をそのクリティカルパスの信号伝播時間より
も長い時間で動作させれば、組合せ回路Ａ（１０３）→
Ｂ１（１０４）においてサイクルタイムよりも長い信号
伝播時間を生じる経路が活性化された場合でも、信号１
１４を用いて訂正できる。その結果この論理回路を、組
合せ回路Ａ（１０３）→Ｂ１（１０４）のクリティカル
パスの信号伝播時間よりも短いサイクルで動作させるこ
とができる。

【００４７】図１の実施形態において、組合せ回路Ｂ２
（１０５）の出力はクロック信号ＣＫで動作するラッチ
１１０でサンプルされるので、組合せ回路Ａ（１０３）
→１０９→Ｂ２（１０５）の経路には1.5 サイクルの時
間が割り当てられている。したがって、そのクリティカ
ルパスの信号伝播時間がこの1.5 サイクル以内であれ
ば、この論理回路は正しく動作する。

【００４８】ラッチ１０９自身の信号伝播時間は大変短
いので、組合せ回路Ｂ２（１０５）が組合せ回路Ｂ１
（１０４）と完全に同じであれば、組合せ回路Ａ（１０
３）→Ｂ１（１０４）のクリティカルパスと組合せ回路
Ａ（１０３）→１０９→Ｂ２（１０５）のクリティカル
パスは、ほぼ同じ信号伝播時間を持つ。つまり、この回
路は、組合せ回路Ａ（１０３）→Ｂ１（１０４）をその
クリティカルパスの信号伝播時間のほぼ２／３のサイク
ルタイムで動作させることができる。

【００４９】図１の実施形態の動作について説明する。
図３は、この実施形態の動作タイミングを示す。各信号
の番号は、図１に示した信号の番号に対応する。

【００５０】まず最初に、出力信号１０２を訂正しない
時の動作を説明する。サイクル１で入力信号１１６に応
じた信号が生成され、次のサイクル２で出力信号１０２
として出力する。訂正用信号１１４は、入力信号１１６
から1.5 サイクルかけて生成され、サイクル２の後半で
出力信号１０２と比較される。訂正用信号１１４の値が
出力信号１０２の値と等しければ、出力信号１０２を訂
正する必要はない。この場合、信号１１５がセレクタ１
１２で選択され、フリップフロップ１０７に取り込まれ
る。そしてこの値が次のサイクル３の出力信号１０２の
値になる。

【００５１】次に出力信号１０２を訂正する時の動作を
説明する。この動作例ではサイクル３においては、サイ
クルタイムに収まらないクリティカルパスが活性化され
ているものとする。そしてサイクル４で、この回路の出
力信号１０２と訂正用信号１１４を比較している。この
比較により当然不一致となるのでサイクル５で、出力信
号を訂正用信号に置き換える。訂正に１サイクル費やし
ているので、入力信号１１６は、更新されずにのまま
である。このことを可能にするため、ラッチ１０８に信
号１１６と同じ値を保持しセレクタ１１１で選択し、再
度フリップフロップ１０６に書き込んでいる。また、サ
イクル５の出力信号１０２は、正しい値なので比較回路
１１３は動作しない。

【００５２】第２の実施形態図４（ａ）に、本発明に係る第２の実施形態を示す。第
１の実施形態である図１との違いは、訂正用信号を生成
するパスのパイプの組み方である。図１では、２つのラ
ッチ１０９，１１０を用いているが、図４で示す実施形
態では、フリップフロップ４０８を用いている。従って
この回路では、４０３→４０４を１サイクルで動作させ
る一方、４０３→４０８→４０５→４１３→４１２のパ
スを２サイクルで行うことになる。上記の第１の実施形
態では、組合せ回路Ａ（１０３）−＞１０９−＞Ｂ２
（１０５）に1.5 サイクル、１１３−＞１１２に0.5 サ
イクル割り当てられているので、各組合せ回路、比較回
路、及びセレクタの信号伝播時間によっては、この構成
が有利となる。

【００５３】図４（ａ）の実施形態の動作タイミングを
図５に示す。図３と同様にサイクル３でクリティカルパ
ス活性化、サイクル４で比較／訂正という例を示してい
る。基本的な動作は、図３と同じである。

【００５４】さらに、第２の実施の形態の変形例を図４
（ｂ）に示す。この図からも分かる通り、フリップフロ
ップ４０６の出力信号４１６は組合せ回路Ａ１（４０３
ａ）に入力され、この組合せ回路Ａ１（４０３ａ）の出
力信号が、フリップフロップ４０８ａを経て組合せ回路
Ｂ２（４０５）に入力されるようにしてある点で、図４
（ａ）と異なる。従って、訂正用信号４１４を生成する
経路が異なっている。

【００５５】このように構成することにより、回路規模
は増加するが、各組合せ回路の設計の自由度が増すの
で、その目的に応じてより高度な最適化を図ることがで
きる。つまり、組合せ回路４０４、４０３はパス全体が
短くなるように設計し、組合せ回路４０３ａ、４０５は
クリティカルパスを短くするように設計すれば、より短
いサイクルで、かつ訂正のためのペナルティが少なく動
作させることが可能となる。

【００５６】なお、フリップフロップ４０８ａは前記フ
リップフロップ４０８と同様に図１の２つのラッチ１０
９、１１０を組み合わせたものと同等の機能を有する。

【００５７】第３の実施形態本発明に係る論理回路の第３の実施形態として、より具
体的な実施形態を図６に示す。図６は、本発明に係る論
理回路の設計方法により設計した３２ビット符号なし整
数除算器である。この設計方法は、組合せ回路のクリテ
ィカルパスより短い所定のクロックサイクルを設定し、
このサイクルに収まらないパスが活性化された場合に、
出力信号を訂正する回路を付加するようにして論理回路
の設計を行ようにしてある。この方法を用いて設計され
た論理回路は２ビット／サイクルで高速に回復型除算を
行うことができる。

【００５８】３２ビットの被除数を信号６０２から、３
２のビット除数を信号６０１から入力する。６０４は、
６４ビットのフリップフロップであり、演算が終了する
と上位３２ビットに剰余を下位３２ビットに商を保持す
る。６２０，６２１，６２２は、３２ビットの加算器で
ある。実際には、一つのオペランドは、反転して入力
し、最下位ビットにキャリーインを入力することにより
減算器として用いる。

【００５９】６０６は、そのための３２ビット幅の反転
回路である。６１７，６１８，６１９は、セレクタであ
り、それぞれ直前の加算器のキャリー出力でコントロー
ルされる。キャリー信号が‘１’の時は、加算器からの
出力を選択し、‘０’の時は加算前の信号を選択する。
このキャリーがそのまま除算の１ビットの商になる。

【００６０】前述したように、この除算器は、加算器６
２０，６２１を用いて１サイクルに２ビットの商を求め
る。この２つの加算器はシリアルに動作する。本実施形
態においては、この後段の加算器６２１の出力信号６１
３と信号６１５を訂正可能にした。そのために、それら
の訂正用の信号を生成するため加算器６１９とラッチ６
３７、６３１をつけ加えた。

【００６１】６２８は、３３ビット幅の比較回路であ
る。信号６１３と信号６１５が必要な時間以後にサンプ
ルされたか否かを判断する。信号６２６は、信号６０８
を訂正した信号値をもつ。比較回路６２８で、サンプル
後の信号６２７と信号値を訂正するために用いる信号６
３５を比較する。一致しなければ、セレクタ６３４で、
訂正済みの信号６２６を選択する。

【００６２】図７を用いて図６で示した実施形態の各信
号の詳細な接続を説明する。図では、上位ビットは左
に、下位ビットは右になるように信号を記した。最下位
ビットを第０ビットと呼び、順に上位に向かって、第１
ビット、第２ビット、第３ビット、…と呼ぶ。

【００６３】図に示すように、信号６１６は、そのサイ
クルに算出した部分剰余をもつ信号６１５とフリップフ
ロップ６０４の下位３０ビットの信号６１０と二つの加
算器からのキャリー信号６１２，６１３を図で示した位
置に連結したものである。

【００６４】信号６２６は、訂正用に生成した部分剰余
６２５とフリップフロップ６０４の第３１ビットから第
１ビットの信号６３２と加算器６２２のキャリー出力を
ラッチした信号６３３を図で示した位置に連結したもの
である。

【００６５】信号６０８は、フリップフロップ６０４か
らの出力信号である。演算終了後には、上位３２ビット
に剰余、下位３２ビットに商を保持し外部に出力する。
演算中は、第６２ビットから第３１ビットを信号６０９
として加算器６２０に、第３０ビットを加算器６２１に
出力する。第２９ビットから第０ビットは、左シフトを
するために、信号６１６に出力される。

【００６６】信号６１４は、前段の加算器６２０とセレ
クタを用いて算出した部分剰余信号６３０と上記の信号
６０８から分離した信号６１１を図のように連結したも
のである。

【００６７】図７では記していないが、信号６２７は、
信号６０８の上位３２ビットと最下位の１ビットを連結
した３３ビット幅の信号である。また信号６３５は、信
号６２５と信号６３３を連結した信号である。この時、
信号６３３と信号６０８の最下位ビットが同じ位置にく
るようにそれぞれ連結する。

【００６８】この除算器は、二つの加算器６２０，６２
１をシリアルに用いて、２ビット／サイクルで商を求め
ていく。各サイクル毎の演算結果は、信号６１６にの
る。この回路では、この信号６１６をクリティカルパス
により生じる信号伝播時間よりも短いサイクルでフリッ
プフロップ６０４でサンプルする。サイクルタイムより
も長い信号伝播時間を生じるパスが活性化された場合に
備えて、加算器６２２とその周辺回路を用いて訂正用の
信号を生成する。ちなみに上記の二つの加算器はシリア
ルに動作するので前段の加算器６２０のキャリー出力６
１２は、サイクルタイム以内に生成可能とし、そのため
の訂正用の信号は生成していない。

【００６９】この実施形態でも、図２に示したクロック
信号、ＣＫとＣＫＢを用いる。ラッチ６３６，６３１
は、クロック信号ＣＫを用いているので、訂正用信号６
２３，６２４のＣＫの立ち下がりにサンプルする。した
がって、これら訂正用信号６２３，６２４を生成するク
リティカルパスの信号伝播時間が、1.5 サイクルより
も、短ければ、この回路は正常に動作する。信号６１６
を生成するクリティカルパスと訂正用信号６２３，６２
４を生成するクリティカルパスは、ほぼ同じ長さになる
ので、この回路は、信号６１６を生成する回路をそのク
リティカルパス長の２／３のサイクルタイムで動作させ
ることが可能になる。

【００７０】本発明は、本明細書で示した実施形態以外
にも様々なバリエーションが可能である。まず、訂正用
の信号を生成する回路は、メインの回路の一部と完全に
同一である必要はない。

【００７１】たとえば、図１で示した第１の実施形態に
おいて、組合せ回路Ｂ１（１０４）の一部の出力信号だ
けがサイクルタイムよりも長いパスを持つ回路の場合、
組合せ回路Ｂ２（１０５）はそれらの信号のみ生成すれ
ば良い。また、組合せ回路Ｂ２（１０５）として、でき
るだけクリティカルパスを短くなるように設計したもの
を用い、一方、組合せ回路Ｂ１（１０４）として、全体
のパスが短くなるよう設計したものを用いるとより一層
の効果がある。

【００７２】また、信号が必要な信号伝播時間以後にサ
ンプルされたか否かを判断する手段として、比較回路以
外の回路を用いることも可能である。例えば、非同期回
路等は、その回路の動作が終了したことを示す信号を生
成している。判断手段として、そのような信号も利用で
きる。

【００７３】さらに、本明細書で示した実施形態では、
訂正用の信号を生成しその信号を用いて訂正を行う経路
にフリップフロップを一つ、またはラッチを二つ入れて
いる。言い換えるとこの経路を２サイクルかけて動作さ
せている。このフリップフロップまたは、ラッチの数を
増やすことにより、より短いサイクルタイムで論理回路
を動作させることが可能である。

【００７４】以上述べてきたように、上述の実施形態に
よれば回路をそのクリティカルパス長よりも短いサイク
ルで動作させることができる。しかし、このサイクルに
収まらないパスが活性化された場合、出力信号を訂正す
るための時間が必要になる。訂正によるペナルティー
は、実装の仕方により異なる。本明細書で示した実施形
態の場合１サイクルのペナルティーが必要になる。

【００７５】容易に推測できるように、本発明の効果の
大きさは、回路のパスの長さの分布により変わる。一般
的にいって、クリティカルパスが活性化されるケースは
少なく、大半のパスはクリティカルパスの信号伝播時間
より大変短い時間に動作可能である。図６に示す本発明
の実施形態は、当社の０．５μｍＣＭＯＳ技術を用いて
設計した。動的なタイミング解析ツールを用いて調べた
ところ、クリティカルパスの信号伝播時間の７５％のサ
イクルタイムで動作させたとき、各サイクルで訂正が必
要な確率は、たった２．５％であった。

【００７６】

【発明の効果】以上のように、本発明に係る論理回路及
びその設計方法によれば、論理回路の動作クロックのサ
イクルタイムを短縮して、論理回路の処理速度の向上を
図ることができる。従って、論理回路を高速に動作さ
せ、高性能な回路の設計を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すブロック図である。

【図２】図１に記された回路に入力されるクロックの波
形図である。

【図３】本発明に係る第１の実施形態の論理回路の動作
を説明するための図である。

【図４】本発明の第２の実施形態を示すブロック図であ
る。

【図５】本発明に係る第２の実施形態の論理回路の動作
を説明するための図である。

【図６】本発明を適用した整数除算器を示すブロック図
である。

【図７】図６に示した実施形態中の信号の連結、分離の
仕方を示したものである。

【図８】従来の論理回路を表すブロック図である。

【図９】図１に記載された回路に入力されるクロックの
波形図である。

【符号の説明】

１０１外部からの入力信号１０２外部への出力信号１０３，１０４，１０５組合せ回路１０６，１０７フリップフロップ１０８，１０９，１１０ラッチ１１１，１１２セレクタ１１３比較回路１１４，１１５，１１６，１１７信号４０１外部からの入力信号４０２外部への出力信号４０３，４０４，４０５組合せ回路４０６，４０７，４０８フリップフロップ４０９ラッチ４１１，４１２セレクタ４１３比較回路４１４，４１５，４１６，４１７信号６０１入力信号（除数）６０２入力信号（被除数）６０３セレクタ６０４６４ビットフリップフロップ６０５３２ビットフリップフロップ６０６インバータ（３２ビット幅）６０７信号（３２ビット幅）６０８信号（６４ビット幅）６０９信号（３２ビット幅）６１０信号（３０ビット幅）６１１信号（１ビット幅）６１２，６１３加算器のキャリー出力信号（１ビット
幅）６１４，６１５信号（３２ビット幅）６１６信号（６４ビット幅）６１７セレクタ（３１ビット幅）６１８，４１９セレクタ（３２ビット幅）６２０，４２１，４２２加算器（３２ビット幅）６２３加算器のキャリー出力信号（１ビット幅）６２４信号（３２ビット幅）６２５信号（３２ビット幅）６２６信号（６４ビット幅）６２７信号（３３ビット幅）６２８比較回路（３３ビット幅）６２９信号（回路１２８の比較結果を示す。１ビット
幅）６３０信号（３１ビット幅）６３１ラッチ（３２ビット幅）６３２信号（３１ビット幅）６３３信号（１ビット幅）６３４セレクタ（６４ビット幅）６３５信号（３３ビット幅）６３６ラッチ（１ビット幅）６３７ラッチ（３２ビット幅）８０１，８０２信号８０３組合せ回路８０４，８０５フリップフロップ８０６組合せ回路の入力信号８０７組合せ回路の出力信号

Claims

【特許請求の範囲】

【請求項１】組合せ回路と、クロックにより信号の保
持又は書換えを行う記憶回路とを含んだ論理回路であっ
て、前記組合せ回路に入力される信号又は前記組合せ回路内
で生成され使用される信号を入力するように接続され、
前記入力される所定の信号に対して前記組合せ回路の出
力信号と同論理の出力信号を生成する信号生成手段と、前記組合せ回路の出力信号が正しいか否かの判定を行う
出力信号判定手段と、この出力信号判定手段の判定の結果、前記組合せ回路の
出力が正しいと判定された場合には前記組合せ回路の出
力信号をそのまま出力し、それ以外の場合には前記信号
生成手段の出力信号を用いて訂正し出力する訂正手段
と、を備えることを特徴とする論理回路。
【請求項２】前記組合せ回路は、出力信号の一部又は全部を、その信号を生成する回路の
クリティカルパスの信号伝播時間より前にサンプルする
ことを特徴とする請求項１記載の論理回路。
【請求項３】前記組合せ回路は、信号伝播時間の短いパスが活性化される頻度が、前記信
号生成手段における信号伝播時間の短いパスが活性化さ
れる頻度よりも大きくなるように構成されることを特徴
とする請求項１記載の論理回路。
【請求項４】前記信号生成手段は、前記組合せ回路に入力される信号を入力するように接続
され、前記入力される所定の信号に対して前記組合せ回
路の出力信号と同論理の出力信号の一部のみを生成する
ことを特徴とする請求項１記載の論理回路。
【請求項５】前記信号生成手段は、前記組合せ回路に入力される所定の入力信号に対して前
記組合せ回路の出力信号と同論理の出力信号を生成し、
前記組合せ回路のクリティカルパスの信号伝播時間より
短いクリティカルパスの信号伝播時間となるように構成
されることを特徴とする請求項１記載の論理回路。
【請求項６】前記出力信号判定手段は、前記組合せ回路の出力信号と、前記信号生成手段にて生
成された信号とを入力して比較する比較回路を備えるこ
とで、前記組合せ回路の出力信号が正しいか否かの判定
を行うことを特徴とする請求項１記載の論理回路。
【請求項７】前記出力信号判定手段は、クリティカルパスの信号伝播時間より前にサンプルされ
た前記信号が適切な信号値を生成するために必要な時間
以降にサンプルされたか否かを判断することで前記組合
せ回路の出力信号が正しいか否かの判定を行うことを特
徴とする請求項２記載の論理回路。
【請求項８】前記出力信号判定手段は、入力された信号により活性化されるパスの遅延を予測す
る予測回路を備えることで前記組合せ回路の出力信号が
正しいか否かの判定を行うことを特徴とする請求項２記
載の論理回路。
【請求項９】前記訂正手段は、前記比較回路の比較の結果、前記組合せ回路の出力信号
と前記信号生成手段にて生成された信号とが等しい場合
には前記組合せ回路の出力信号を選択し、これら信号が
異なる場合には前記信号生成手段の出力信号を選択する
セレクタを備えることを特徴とする請求項６記載の論理
回路。
【請求項１０】前記訂正手段は、この出力信号判定手段の判定の結果、前記組合せ回路の
出力が正しい場合には前記組合せ回路の出力信号を選択
して出力し、前記出力信号判定手段により必要な時間よ
り前にサンプルされたと判断された場合には前記信号生
成手段の出力信号を選択して出力することを特徴とする
請求項７記載の論理回路。
【請求項１１】前記信号生成手段、前記信号判定手
段、又は、信号訂正手段に、１段又は複数段の信号保持
手段を設けることを特徴とする請求項１記載の論理回
路。
【請求項１２】前記信号生成手段に設ける信号保持手
段として、ラッチを用いることを特徴とする請求項１１
記載の論理回路。
【請求項１３】前記信号生成手段に設ける信号保持手
段として、フリップフロップを用いることを特徴とする
請求項１１記載の論理回路。
【請求項１４】少なくとも被除数を保持する第１の保
持手段と、この第１の保持手段に保持された被除数及び除数を入力
して、これらの入力データの減算を行う第１の減算器
と、この第１の減算器の減算結果及び前記被除数を入力して
第１の選択信号によりこれら入力データを選択して出力
する第１の選択手段と、この第１の選択手段の出力及び前記除数を入力してこれ
らの入力データの減算を行う第２の減算器と、この第２の減算器及び前記第１の選択手段の出力を入力
して第２の選択信号によりこれら入力データを選択して
出力する第２の選択手段と、少なくとも前記第２の選択手段の出力及び前記被除数を
入力して第３の選択信号によりこれら入力データを選択
して前記第１の保持手段に出力する第３の選択手段と、を備えて回復型除算を行う論理回路において、前記第１の選択手段の出力を保持する第２の保持手段
と、この第２の保持手段に保持された第１の選択手段の出力
及び前記除数を入力してこれら入力データの減算を行う
第３の減算器と、この第３の減算器の出力及び前記第２の保持手段の出力
を入力して第４の選択信号によりこれら入力データを選
択して出力する第４の選択手段と、前記第４の選択手段の出力データを保持する第３の保持
手段と、この第３の保持手段に保持されたデータ及び前記第２の
選択手段にて出力されたデータを入力し、第５の選択信
号により前記第３の選択手段に出力する第５の選択手段
と、前記第３の保持手段に保持されたデータ及び前記第１の
保持手段に保持されたデータを入力してこれらデータの
比較を行い、この比較により前記第５の選択信号を出力
する比較手段と、を備えることを特徴とする論理回路。
【請求項１５】前記第２の減算器は、リップル加算器
を含んだ減算器であり、前記第３の減算器は、キャリーセーブ加算器を含んだ減
算器であることを特徴とする請求項１４記載の論理回
路。
【請求項１６】所定のクロックにより信号を入力し
て、所定の信号を出力する組合せ回路と、入力された信
号を保持又は保持した信号の書換えを行う記憶回路とを
含んだ論理回路の設計方法において、前記組合せ回路のクリティカルパスより短い所定のクロ
ックサイクルを設定し、このサイクルに収まらないパ
スが活性化された場合に、出力信号を訂正する回路を付
加するように論理回路の設計を行うことを特徴とする論
理回路の設計方法。
【請求項１７】所定のクロックにより信号を入力し
て、所定の信号を出力する組合せ回路と、入力された信
号を保持又は保持した信号の書換えを行う記憶回路とを
備えた論理回路の設計方法において、前記組合せ回路におけるクリティカルパスを特定するス
テップと、前記組合せ回路を動作させるクロックであって、前記ク
リティカルパスの信号伝播時間より小さいサイクルタイ
ムであるクロックを決定するクロック決定ステップと、前記組合せ回路に入力するように接続され、前記入力さ
れる所定の信号に対して前記組合せ回路の出力信号と同
論理の出力信号を生成する信号生成手段決定ステップ
と、前記組合せ回路の出力信号が正しいか否かの判定を行う
出力信号判定手段の判定方法を決定する出力信号判定手
段決定ステップと、この出力信号判定手段決定ステップにより決定された出
力信号判定手段により、前記組合せ回路の出力が正しい
場合には前記組合せ回路の出力信号を選択して出力し、
それ以外の場合には前記信号生成手段の出力信号を選択
して出力する選択手段を付加する選択手段付加ステップ
と、により前記組合せ回路におけるクリティカルパスの信号
伝播時間より小さいサイクルタイムで前記組合せ回路を
動作させるように論理回路の設計を行うことを特徴とす
る論理回路の設計方法。