CN115061534A - 无时钟异步电路、数据同步输出的方法、设备及介质 - Google Patents

无时钟异步电路、数据同步输出的方法、设备及介质 Download PDF

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CN115061534A CN202210500109.6A CN202210500109A CN115061534A CN 115061534 A CN115061534 A CN 115061534A CN 202210500109 A CN202210500109 A CN 202210500109A CN 115061534 A CN115061534 A CN 115061534A
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Abstract

本发明公开一种无时钟异步电路、数据同步输出的方法、设备及介质，通过在原有的0信号值和1信号值上增加若干个信号值，并将信号值通过无时钟异步电路进行输出，实现在一条数据线上传输多种信号值的效果，通过无时钟异步电路，通过输入模块对初始信号值进行转换后输出用于内部模块进行逻辑运算的第一待运算信号，使得内部模块能够基于第一待运算信号输出第一运算结果，使得输出模块能够基于第一运算结果输出异步电路用于判断是否进行数据输出的第二运算结果，即实现了数据的时钟同步的效果，又避免了时钟信号或时钟恢复电路导致的异步电路功率耗损的情况。

Description

无时钟异步电路、数据同步输出的方法、设备及介质
技术领域
本发明涉及时钟同步技术领域，特别涉及一种无时钟异步电路、数据同 步输出的方法、硬件接口设备及计算机可读存储介质。
背景技术
由于摩尔定律的基本失效，使得芯片的时钟同步问题和时钟同步所造成 的功耗问题成为设计研发芯片时的一大难题，而为了既能实现时钟同步的效 果，又能避免时钟同步所造成的功耗的问题，一般通过两条数据线和增加一 些额外的编码位进行信号值的传输，但该方法存在数据线较多和传输效率降 低的问题，且额外的编码位的增加不能有效替代时钟同步，进而依旧存在需 要时钟恢复电路的情况。
发明内容
本发明的主要目的是提出一种无时钟异步电路、数据同步输出的方法、 硬件接口设备及计算机可读存储介质，旨在解决现有的关于芯片的时钟同步 问题和时钟同步所造成的功耗的方法存在数据线较多和传输效率降低，且额 外的编码位的增加不能有效替代时钟同步，进而依旧存在需要时钟恢复电路 的技术问题。
为实现上述目的，本发明提出一种无时钟异步电路，所述无时钟异步电 路包括转换电路；
所述转换电路，用于接入初始信号值，并对所述初始信号值进行逻辑运 算后输出，以便传输装置基于逻辑运算后的初始信号值判断是否进行数据的 传输。
可选地，所述转换电路包括输入模块、内部模块和输出模块；
所述输入模块的输出端通过所述内部模块与所述输出模块的输入端相 连。
可选地，所述输入模块包括inputA端、inputB端、inputC端、第一PMOS 管、第一NMOS管、第一电阻和第二电阻；
所述inputA端分别接在所述第一PMOS管和第一NMOS管的栅极上，所 述第一PMOS管的漏极与第一直流电源的正极相连接，所述第一NMOS管的 漏极与所述第一直流电源的正极相连接，所述第一NMOS管的源极接等电势， 所述inputB端接在所述第一PMOS管的源极上，所述inputC端接在所述第一 NMOS管的漏极上；
所述第一电阻的一端与所述第一PMOS管的源极相接，所述第一电阻的 另一端接等电势；
所述第二电阻的一端接在所述第一NMOS管的漏极和所述第一直流电源 的正极之间。
可选地，所述输出模块包括outputA端，outputB端、outputC端、第二 PMOS管、第二NMOS管和第三电阻；
所述outputA端与所述第二PMOS管的栅极相连接，所述outputB端与所 述第二NMOS管的栅极相连接，所述第三电阻的一端与所述第二PMOS管的 源极相连接，所述第三电阻的另一端与所述第二NMOS管的漏极相连接，所 述第二PMOS管的漏极接入第二直流电流，所述outputC端接在所述第二 PMOS管和所述第三电阻之间。
可选地，所述无时钟异步电路还包括通讯数据线；
所述通讯数据线，用于所述输出模块向所述输入模块发送确认信号。
本发明还提出一种数据同步输出的方法，所述数据同步输出的方法包括 以下步骤：
当通过转换电路中的输入模块接收到初始信号值时，基于所述输入模块 生成第一待运算信号值，并将所述待运算信号值发送至所述转换电路的内部 模块中进行逻辑运算，得到第一运算结果；
将所述第一运算结果输出至所述转换电路的输出模块中，基于所述输出 模块生成第二运算结果，并判断所述第二运算结果是否符合预设输出条件；
若所述第二运算结果符合预设输出条件，则将数据进行同步输出。
可选地，所述判断所述第二运算结果是否符合预设输出条件的步骤之后， 还包括：
若所述第二运算结果不符合所述预设输出条件，则不对数据进行输出。
可选地，所述将所述第一运算结果输出至所述转换电路的输出模块中的 步骤之后，还包括：
通过通讯数据线生成确认信号，并将所述确认信号发送至所述输入模块 中。
此外，为实现上述目的，本发明还提供一种硬件接口设备，所述硬件接 口设备包括无时钟异步电路、存储器、处理器及存储在存储器上并可在处理 器上运行的计算机程序，所述计算机程序被处理器执行时实现上述数据同步 输出的方法的步骤。
此外，为实现上述目的，本发明还提供一种计算机可读存储介质，所述 计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时 实现上述数据同步输出的方法的步骤。
本发明技术方案通过搭建具有转换电路的无时钟异步电路，实现在一条 信号线上传输多种信号值，通过转换电路内部的逻辑运算，避免增加额外的 编码位导致的有效传输效率的降低，同时，转换电路的逻辑运算能够基于应 答机制实现在无需时钟恢复电路或时钟信号的情况下，实现数据的同步输出。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的 附图。
图1是本发明实施例方案涉及的硬件运行环境的终端结构示意图；
图2为本发明转换电路内部的模块示意图；
图3为无时钟异步电路的输入电路示意图；
图4为无时钟异步电路的输出电路示意图；
图5为本发明数据同步输出的方法一实施例的流程示意图；
图6为基于无时钟异步电路构建的硬件接口电路示意图；
图7为通讯数据线的结构示意图。
附图标号说明：
标号 名称
10 输入模块
20 内部模块
30 输出模块
PQ1-PQ2 PMOS管
NQ1-NQ2 NMOS管
R1-R3 电阻
V1-V2 直流电源
本发明目的的实现、功能特点及可点将结合实施例，参照附图做进一步 说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限 定本发明。
本发明实施例的主要解决方案是：通过在原有的0信号值和1信号值上 增加若干个信号值，使得转换电路对初始信号值进行逻辑运算并输出0信号 值和1信号值的第二运算结果后，强制性输出第二运算结果为空闲值的第二 运算结果，基于对第二运算结果中包含的信号值的判断，若第二运算结果中 不含有空闲值，则异步电路就认为此时可以进行数据的发送，从而实现在无 需时钟信号或时钟恢复电路的情况下进行数据的同步发送。
而在现有技术中，由于异步电路的特性，使得异步电路需在设置有时钟 信号或时钟恢复电路的前提下，才能实现数据的同步发送，但设置的时钟信 号或时钟恢复电路使得异步电路存在严重的功率耗损现象。
本发明提供一种解决方案，将信号值通过搭建有转换电路的无时钟异步 电路，实现在一条信号线上传输多种信号值，通过转换电路的逻辑运算，避 免增加额外的编码位导致的有效传输效率的降低，同时，转换电路的逻辑运 算能够基于应答机制实现在无需时钟恢复电路的情况下，实现时钟同步。
如图1所示，图1是本发明实施例方案涉及的硬件运行环境的终端结构 示意图。
本发明实施例数据同步输出装置可以是PC，也可以是平板电脑、便携计 算机等具有显示功能的可移动式终端设备。
如图1所示，该终端可以包括：处理器1001，例如CPU，网络接口1004， 用户接口1003，存储器1005，通信总线1002。其中，通信总线1002用于实现 这些组件之间的连接通信。用户接口1003可以包括显示屏(Display)、输入 单元比如键盘(Keyboard)，可选用户接口1003还可以包括标准的有线接口、 无线接口。网络接口1004可选的可以包括标准的有线接口、无线接口(如WI-FI 接口)。存储器1005可以是高速RAM存储器，也可以是稳定的存储器 (non-volatile memory)，例如磁盘存储器。存储器1005可选的还可以是独立 于前述处理器1001的存储装置。所述终端安置在所述鼻声反射仪上。
可选地，数据同步输出装置还可以包括摄像头、RF(Radio Frequency， 射频)电路，传感器、音频电路、WiFi模块等等。其中，传感器比如光传感 器、运动传感器以及其他传感器。具体地，光传感器可包括环境光传感器及 接近传感器，其中，环境光传感器可根据环境光线的明暗来调节显示屏的亮 度，接近传感器可在移动终端移动到耳边时，关闭显示屏和/或背光。作为运 动传感器的一种，重力加速度传感器可检测各个方向上(一般为三轴)加速 度的大小，静止时可检测出重力的大小及方向，可用于识别移动终端姿态的 应用(比如横竖屏切换、相关游戏、磁力计姿态校准)、振动识别相关功能 (比如计步器、敲击)等；当然，移动终端还可配置陀螺仪、气压计、湿度 计、温度计、红外线传感器等其他传感器，在此不再赘述。
本领域技术人员可以理解，图1中示出的数据同步输出装置结构并不构成 对数据同步输出装置的限定，可以包括比图示更多或更少的部件，或者组合 某些部件，或者不同的部件布置。
如图1所示，作为一种计算机存储介质的存储器1005中可以包括操作系 统、网络通信模块、用户接口模块以及计算机程序。
在图1所示的终端中，网络接口1004主要用于连接后台服务器，与后台 服务器进行数据通信；用户接口1003主要用于连接客户端(用户端)，与客 户端进行数据通信；而处理器1001可以用于调用存储器1005中存储的计算 机程序，并执行以下操作：
当通过转换电路中的输入模块接收到初始信号值时，基于所述输入模块 生成第一待运算信号值，并将所述待运算信号值发送至所述转换电路的内部 模块中进行逻辑运算，得到第一运算结果；
将所述第一运算结果输出至所述转换电路的输出模块中，基于所述输出 模块生成第二运算结果，并判断所述第二运算结果是否符合预设输出条件；
若所述第二运算结果符合预设输出条件，则将数据进行同步输出。
进一步地，处理器1001可以调用存储器1005中存储的计算机程序，还 执行以下操作：
基于所述FPGA控制器控制所述电火花发生装置进行周期性放电的步骤 包括：基于所述FPGA控制器在所述电火花发生装置的control端上施加预设 直流电压，控制所述电火花发生装置的放电电极进行周期性放电。
进一步地，处理器1001可以调用存储器1005中存储的计算机程序，还 执行以下操作：
所述判断所述第二运算结果是否符合预设输出条件的步骤之后，若所述 第二运算结果不符合所述预设输出条件，则不对数据进行输出。
进一步地，处理器1001可以调用存储器1005中存储的计算机程序，还 执行以下操作：
所述将所述第一运算结果输出至所述转换电路的输出模块中的步骤之 后，通过通讯数据线生成确认信号，并将所述确认信号发送至所述输入模块 中。
参照图2，本发明一实施例提供一种无时钟异步电路，所述无时钟异步电 路包括转换电路；
所述转换电路，用于接入初始信号值，并对所述初始信号值进行逻辑运 算后输出，以便传输装置基于逻辑运算后的初始信号值判断是否进行数据的 传输。
进一步地，所述转换电路包括输入模块、内部模块和输出模块；
所述输入模块的输出端通过所述内部模块与所述输出模块的输入端相 连。
需说明的是，传统的数字电路所传输的信号值都是基于0，1信号值进行 传输的，而为了保证0，1信号值传输的时钟同步，传统的数字电路中都会增 加时钟以达到时钟同步的效果，而本发明为了避免时钟造成的功耗，同时保 证信号值传输的时钟同步的效果，在现有的0，1信号值的基础上添加若干个 信号值。
而在本实施例中以在现有的0，1信号值的基础上添加一种信号值为例， 本实施例中的无时钟异步电路中含有三种信号值，即0，1和i信号值，其中 0和1信号值的含义与传统数字电路中的一样，而i信号值作为判断值(亦或 空闲值)，当输入模块输出的信号值为i信号值时，输出电路就认为内部模块 中关于0和1信号值的逻辑运算还没准备好，则输出模块不对之前接收到的0 和1信号值进行输出计算，只有在检测到i信号值变为0或1信号值时，输出 模块才判定内部模块中关于前一0和1信号值的逻辑运算已经准备完毕，则 输出模块进行对之前接收到的0和1信号值进行同步输出的操作，达到时钟 同步的有益效果。
进一步地，所述输入模块包括inputA端、inputB端、inputC端、第一PMOS 管、第一NMOS管、第一电阻和第二电阻；
所述inputA端分别接在所述第一PMOS(Positive channel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)管和第一NMOS (Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)管的 栅极上，所述第一PMOS管的漏极与第一直流电源的正极相连接，所述第一 NMOS管的漏极与所述第一直流电源的正极相连接，所述第一NMOS管的源 极接等电势，所述inputB端接在所述第一PMOS管的源极上，所述inputC端 接在所述第一NMOS管的漏极上；所述第一电阻的一端与所述第一PMOS管 的源极相接，所述第一电阻的另一端接等电势；所述第二电阻的一端接在所 述第一NMOS管的漏极和所述第一直流电源的正极之间。
具体为，根据图4所示的输入模块，依据同一输入初始信号值input，PMOS 管和NMOS管的输出不一样，将三种信号值通过如图4所示的输入模块进行 转换，可得到一组待运算信号值(即图4中的input0和input1)，具体的关于 输入模块的真值表如表1所示：
表1
input input0 input1
0 1 1
1 0 0
i 0 1
1、当inputA端接入的初始信号值input为0信号值时，0信号值经由同 一条数据线分别流向第一PMOS管和第一NMOS管，基于PMOS管和NMOS 管不同的导通属性，0信号值经由第一PMOS管，使得第一PMOS管导通， 第一直流电源经由第一PMOS管向inputB端输出1信号值。同时，0信号值 经由第一NMOS管，使得第一NMOS管截止，第一直流电源直接经由第二电阻向inputC端输出1信号值。
2、当inputA端接入的初始信号值input为1信号值时，1信号值经由同 一条数据线分别流向第一PMOS管和第一NMOS管，基于PMOS管和NMOS 管不同的导通属性，1信号值经由第一PMOS管，使得第一PMOS管截止， inputB端直接输出0信号值。同时，1信号值经由第一NMOS管，使得第一 NMOS管导通，第一直流电源直接经由第一NMOS管流入地中，使得inputC端直接输出0信号值。
3、当inputA端接入的初始信号值input为i信号值时，i信号值经由同一 条数据线分别流向第一PMOS管和第一NMOS管，能够使得第一PMOS管和 第一NMOS管同时处于截止状态，因此，此时的inputB端直接输出0信号值， 第一直流电源直接经由第二电阻向inputC端输出1信号值。
其中，inputB端和inputC端的信号值组成待运算信号值输出至内部模块 中进行逻辑运算。
进一步地，所述输出模块包括outputA端，outputB端、outputC端、第二 PMOS管、第二NMOS管和第三电阻；
所述outputA端与所述第二PMOS管的栅极相连接，所述outputB端与所 述第二NMOS管的栅极相连接，所述第三电阻的一端与所述第二PMOS管的 源极相连接，所述第三电阻的另一端与所述第二NMOS管的漏极相连接，所 述第二PMOS管的漏极接入第二直流电流，所述outputC端接在所述第二 PMOS管和所述第三电阻之间。
具体为，根据图4所示的输出模块，依据内部模块输出的第一运算结果 (即output0和output1)，基于PMOS管和NMOS管的输出逻辑，将三种信 号值通过如图4所示的输出模块进行转换，可得到第二运算结果(即图4中 的output)，具体的关于输出模块的真值表如表2所示：
表2
output0 output1 output
0 0 1
1 1 0
1 0 i
1、当outputA端和outputB端基于第一运算结果接收到的信号值都为0 信号值时，outputA端将0信号值输入第二PMOS管中，使得第二PMOS管 导通，outputB端将0信号值输入第二NMOS管，使得第二NMOS管截止， 使得第二直流电源经由第二PMOS管向outputC端输出1信号值。
2、当outputA端和outputB端基于第一运算结果接收到的信号值都为1 信号值时，outputA端将1信号值输入第二PMOS管中，使得第二PMOS管 截止，outputB端将1信号值输入第二NMOS管，使得第二NMOS管导通， 因为第二直流电源直接通过第二PMOS管与第二NMOS管形成一条支路，因 此在第二PMOS管截止的情况下，outputC端直接输出0信号值。
3、当outputA端和outputB端基于第一运算结果接收到的信号值分别为1 信号值和0信号值时，outputA端将1信号值输入第二PMOS管中，使得第二 PMOS管截止，outputB端将0信号值输入第二NMOS管，使得第二NMOS 管截止，因为此时的第二PMOS管和第二NMOS管都处于截止状态，因此此 时的outputC端输出i信号值。
需说明的是，输入模块接收到的初始信号值是依据0信号值、1信号值、 i信号值进行传递的，假设inputA端第一次接收到的初始信号值为0信号值， 则第二次接收到的初始信号值则为1信号值，0信号值和1信号值轮完后，此 时初始信号值会回到i信号值，进行i信号值输出至输入模块的操作。
进一步地，参照图5和图6，所述无时钟异步电路还包括通讯数据线；
所述通讯数据线，用于所述输出模块向所述输入模块发送确认信号。
在本实施例中，为了对输入模块进行接收完毕的通知，在输入模块和输 出模块之间接入通讯数据线，使得在输出模块接收到内部模块输出的第一运 算结果时，通讯数据线能够生成确认信号，并将确认信号发送至输入模块中， 实现全双工的通信方式，在对输入模块起到通知效果的情况下，还能避免对 输入模块和输出模块之间传输的信号值的干扰，具有更高的数据传输速度。
而图5基于上述无时钟异步电路进行构建的硬件接口电路，其中，sender 端为输入模块，receiver端为输出模块，其中一个无时钟异步电路中可包含多 个硬件接口电路，图6为接在输出模块和输入模块之间的通讯数据线，Ack (确认信号)端位于输出模块，用于生成确认信号，ACK detect(发现确认信 号)端位于输入模块，用于接收确认信号。
参照图3，本发明一实施例还提供一种数据同步输出的方法，所述数据同 步输出的方法包括：
步骤S10，当通过转换电路中的输入模块接收到初始信号值时，基于所述 输入模块生成第一待运算信号值，并将所述待运算信号值发送至所述转换电 路的内部模块中进行逻辑运算，得到第一运算结果；
步骤S20，将所述第一运算结果输出至所述转换电路的输出模块中，基于 所述输出模块生成第二运算结果，并判断所述第二运算结果是否符合预设输 出条件；
步骤S30，若所述第二运算结果符合预设输出条件，则将数据进行同步输 出。
需要说明的是，初始信号值不限定为一个，可以为若干个，同理，第一 待运算信号值和第一运算结果也是，但第二运算结果只能有一个，因为第二 运算结果的作用是用于异步电路判断此时是否进行数据的传输，若存在若干 个第二运算结果，会导致异步电路存在判断错乱造成的数据发放失误。
例如假设输入模块接收到的初始信号值里包含有0信号值和1信号值， 则此时的输入模块基于该初始信号值会生成包含有以1信号值和1信号值为 一组和以0信号值和0信号值为一组的待运算信号值，将待运算信号值输出 至内部模块后，假设基于内部模块的逻辑运算后，输出包含有0信号值和1 信号值的第一运算结果。
内部模块在逻辑运算完毕并得到第一运算结果后，会将第一运算结果输 出至输出模块中，基于输出模块中的PMOS管和NMOS管输出用于判断此时 的异步电路是否触发预设输出条件的第二运算结果，其中，预设输出条件至 第二运算结果是否为i信号值，若第二运算结果为0信号值或者1信号值。则 认为此时内部模块中的数据已准备完全，此时进行数据的输出不会出现数据 不完整的情况，则此时的异步电路将数据进行同步输出，达到在无需任何时 钟信号或时钟恢复电路的前提下，实现异步电路时钟同步的效果。
可选地，步骤S20中基于判断所述第二运算结果是否符合预设输出条件 的步骤之后，还包括：
步骤S21，若所述第二运算结果不符合所述预设输出条件，则不对数据进 行输出。
若第二运算结果为i信号值，则认为此时内部模块中的数据还未准备好， 此时进行数据的发送会导致数据不完整，此时不进行数据的输出，避免数据 精准性降低的情况。
可选地，步骤S20中基于将所述第一运算结果输出至所述转换电路的输 出模块中的步骤之后，还包括：
步骤S22，通过通讯数据线生成确认信号，并将所述确认信号发送至所述 输入模块中。
其中，第二待运算结果可以理解为下一个第一待运算结果，通过在输入 模块和输出模块之间接入通讯数据线，例如Ack线，使得输出模块在接收到 内部模块输出的第一运算结果后，为了体现及时性，需要对输入模块进行通 知，达到快速传输数据的效果，因此通过在输入模块和输出模块之间接入通 讯数据线，使得输出模块在接收到第一运算结果的时，通讯数据线同步生成 并发送确认信号值输入模块中，使得输入模块快速进行下一待运算结果的输 出。
在本实施例中，通过在异步电路内部搭建的转换电路，使得异步电路在 无需任何时钟信号或时钟恢复电路的前提下，实现时钟同步的效果，通过输 入模块对初始信号值进行转换后输出用于内部模块进行逻辑运算的第一待运 算信号，使得内部模块能够基于第一待运算信号输出第一运算结果，使得输 出模块能够基于第一运算结果输出异步电路用于判断是否进行数据输出的第 二运算结果，即实现了数据的时钟同步的效果，又避免了时钟信号或时钟恢 复电路导致的异步电路功率耗损的情况。
此外，本发明实施例还提出一种硬件接口设备，所述硬件接口设备包括 无时钟异步电路、存储器、处理器及存储在存储器上并可在处理器上运行的 计算机程序，所述计算机程序被处理器执行时实现上述数据同步输出的方法 的步骤。
此外，本发明还提出一种计算机可读存储介质，所述计算机可读存储介 质上存储有计算机程序，所述计算机程序被处理器执行时实现上述数据同步 输出的方法的步骤。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在 涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系 统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括 为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下， 由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物 品或者系统中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述 实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通 过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的 技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体 现出来，该计算机软件产品存储在如上所述的一个存储介质(如ROM/RAM、 磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机， 服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是 利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间 接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种无时钟异步电路，其特征在于，所述无时钟异步电路包括转换电路；
所述转换电路，用于接入初始信号值，并对所述初始信号值进行逻辑运算后输出，以便传输装置基于逻辑运算后的初始信号值判断是否进行数据的传输。
2.如权利要求1所述的无时钟异步电路，其特征在于，所述转换电路包括输入模块、内部模块和输出模块；
所述输入模块的输出端通过所述内部模块与所述输出模块的输入端相连。
3.如权利要求2所述的无时钟异步电路，其特征在于，所述输入模块包括inputA端、inputB端、inputC端、第一PMOS管、第一NMOS管、第一电阻和第二电阻；
所述inputA端分别接在所述第一PMOS管和第一NMOS管的栅极上，所述第一PMOS管的漏极与第一直流电源的正极相连接，所述第一NMOS管的漏极与所述第一直流电源的正极相连接，所述第一NMOS管的源极接等电势，所述inputB端接在所述第一PMOS管的源极上，所述inputC端接在所述第一NMOS管的漏极上；
所述第一电阻的一端与所述第一PMOS管的源极相接，所述第一电阻的另一端接等电势；
所述第二电阻的一端接在所述第一NMOS管的漏极和所述第一直流电源的正极之间。
4.如权利要求2所述的无时钟异步电路，其特征在于，所述输出模块包括outputA端，outputB端、outputC端、第二PMOS管、第二NMOS管和第三电阻；
所述outputA端与所述第二PMOS管的栅极相连接，所述outputB端与所述第二NMOS管的栅极相连接，所述第三电阻的一端与所述第二PMOS管的源极相连接，所述第三电阻的另一端与所述第二NMOS管的漏极相连接，所述第二PMOS管的漏极接入第二直流电流，所述outputC端接在所述第二PMOS管和所述第三电阻之间。
5.如权利要求2所述的无时钟异步电路，其特征在于，所述无时钟异步电路还包括通讯数据线；
所述通讯数据线，用于所述输出模块向所述输入模块发送确认信号。
6.一种数据同步输出的方法，其特征在于，所述数据同步输出的方法应用于如权利要求1至5任一项所述的无时钟异步电路，所述数据同步输出的方法包括以下步骤：
当通过转换电路中的输入模块接收到初始信号值时，基于所述输入模块生成第一待运算信号值，并将所述待运算信号值发送至所述转换电路的内部模块中进行逻辑运算，得到第一运算结果；
将所述第一运算结果输出至所述转换电路的输出模块中，基于所述输出模块生成第二运算结果，并判断所述第二运算结果是否符合预设输出条件；
若所述第二运算结果符合预设输出条件，则将数据进行同步输出。
7.如权利要求6所述的数据同步输出的方法，其特征在于，所述判断所述第二运算结果是否符合预设输出条件的步骤之后，还包括：
若所述第二运算结果不符合所述预设输出条件，则不对数据进行输出。
8.如权利要求6所述的数据同步输出的方法，其特征在于，所述将所述第一运算结果输出至所述转换电路的输出模块中的步骤之后，还包括：
通过通讯数据线生成确认信号，并将所述确认信号发送至所述输入模块中。
9.一种硬件接口设备，其特征在于，所述硬件接口设备包括如权利要求1至5任一项所述的无时钟异步电路、存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现权利要求6至8中任一项所述的数据同步输出的方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现权利要求6至8中任一项所述的数据同步输出的方法的步骤。
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