JPH117458A

JPH117458A - 論理合成方法

Info

Publication number: JPH117458A
Application number: JP9158399A
Authority: JP
Inventors: Osamu Chiba; 修千葉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-16
Filing date: 1997-06-16
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】与えられた入出力信号に対する論理合成を自
動的に行ない、ハードウェア記述言語を出力する論理合
成方法に関する。【解決手段】設計者が入出力信号の定義を行なう（Ｓ
１）。ハードウェアを設計する際に順序回路が必要とな
るか否かを判断する（Ｓ２）。順序回路が必要な場合に
は、入力信号の遅延信号の生成を行なう（Ｓ３）。出力
信号を出力する論理式を算出する（Ｓ４）。算出された
論理式で用いられる入力信号の遅延信号を適宜カウンタ
を用いて構成する（Ｓ５）。論理式を最適化し、ハード
ウェア記述言語に変換して出力する（Ｓ６）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理合成方法に関
し、特に、与えられた入出力信号に対する論理合成を自
動的に行ない、ハードウェア記述言語を出力する論理合
成方法に関する。

【０００２】

【従来の技術】従来、ハードウェアブロックの内部回路
の機能または論理を実現するための論理合成を行なうに
は、設計者が論理式や論理シンボルを用いた論理接続
図、またはハードウェア記述言語（以下、「ＨＤＬ」と
いう。）を習得した上で、設計対象となるハードウェア
ブロックの機能表現を直接作成することにより行なって
いた。

【０００３】

【発明が解決しようとする課題】しかし、従来の論理合
成は、ＨＤＬや論理接続図などを用いた機能表現に精通
しなければ、期待するハードウェアブロックの論理を合
成できないという問題点がある。また、機能表現に不慣
れな設計者が作成したハードウェアブロックの論理（特
に制御系論理）には、設計者の意図しない冗長な論理が
含まれるという問題点がある。それとともに、制御系論
理では、状態遷移図（ステートマシン）、流れ図（フロ
ーチャート）および真理値表だけを用いて動作仕様を明
確にすることは困難である。このため、補完的に動作タ
イミング情報（タイミングチャート）を用いることが必
要であるという問題点がある。

【０００４】本発明は、これらのような問題点を解決す
るためになされたもので、請求項１〜２に記載の発明の
目的は、ハードウェアブロックの機能表現に不慣れな設
計者でも、容易にハードウェアブロックの機能表現を得
ることができる、論理合成方法を提供することである。

【０００５】請求項３に記載の発明の目的は、請求項１
〜２のいずれかに記載の発明の目的に加えて、論理式が
最適化されたハードウェアブロックの機能表現を得るこ
とができる、論理合成方法を提供することである。

【０００６】請求項４〜５に記載の発明の目的は、請求
項３に記載の発明の目的に加えて、回路規模の小さいハ
ードウェアブロックの機能表現を得ることができる、論
理合成方法を提供することである。

【０００７】

【課題を解決するための手段】請求項１に記載の発明に
係る論理合成方法は、入力信号および出力信号を編集す
るステップと、その入力信号および出力信号を受け、入
力信号から出力信号を出力するための論理式を算出する
論理算出ステップと、その論理式をハードウェア記述言
語に変換し出力するステップとを含む。

【０００８】請求項１に記載の発明によると、設計者が
編集した入力信号および出力信号より、出力信号を出力
する論理式をハードウェア記述言語に変換して出力す
る。よって、ハードウェアブロックの機能表現に不慣れ
な設計者でも、容易にハードウェアブロックの機能表現
を得ることができる。

【０００９】請求項２に記載の発明に係る論理合成方法
は、請求項１に記載の発明の構成に加えて、上記論理算
出ステップは、論理式が組合せ論理のみで表現可能か否
かを判断する表現可能判断ステップと、組合せ論理のみ
で表現可能でない場合に、入力信号の単位遅延信号を発
生するステップと、入力信号と入力信号の単位遅延信号
と出力信号との間の相関関係を求めるステップと、その
相関関係より入力信号および入力信号の単位遅延信号の
うち２つの信号を選択し、論理式を算出するステップと
を含む。

【００１０】請求項３に記載の発明に係る論理合成方法
は、請求項１〜２のいずれかに記載の発明の構成に加え
て、論理式を最適化する最適化ステップをさらに含む。

【００１１】請求項３に記載の発明によると、請求項１
〜２のいずれかに記載の発明の作用、効果に加えて、論
理式が最適化されたハードウェアブロックの機能表現を
得ることができる。

【００１２】請求項４に記載の発明に係る論理合成方法
は、請求項３に記載の発明の構成に加えて、上記最適化
ステップは、論理式を構成する信号のうち、所定値以上
の遅延段数を有する入力信号の単位遅延信号がある場合
に、その入力信号の単位遅延信号をカウンタを用いて実
現するステップを含む。

【００１３】請求項４に記載の発明によると、請求項３
に記載の発明の作用、効果に加えて、所定値以上の遅延
段数を有する入力信号の単位遅延信号をカウンタを用い
て実現するため、多段の記憶素子を用いて実現する場合
に比べて回路規模の小さいハードウェアブロックの機能
表現を得ることができる。

【００１４】請求項５に記載の発明に係る論理合成方法
は、請求項４に記載の発明の構成に加えて、上記最適化
ステップは、論理式にブール代数の定理を適用して、論
理圧縮を行なうステップをさらに含む請求項５に記載の
発明によると、請求項４に記載の発明の作用、効果に加
えて、論理式にブール代数の定理を適用して論理の圧縮
を行なうため、回路規模の小さいハードウェアブロック
の機能表現を得ることができる。

【００１５】

【発明の実施の形態】以下、図面を参照しつつ、本発明
における実施の形態の１つである論理合成方法を用いた
論理合成装置について説明する。

【００１６】図１を参照して、論理合成装置２０は、設
計者が入力信号の波形および出力信号の波形を入力およ
び編集するための波形入力・編集部２と、波形入力・編
集部２に接続され、入力信号の波形および出力信号の波
形を受け、それらの信号をシステムクロックの動作周期
単位でそれぞれ表現した入力ベクタおよび出力ベクタに
変換し後述するファイル６に書込むための、および、フ
ァイル６内の入力ベクタおよび出力ベクタを入力信号の
波形および出力信号の波形にそれぞれ変換し編集のため
に波形入力・編集部２に出力するためのデータ保存部４
と、データ保存部４より出力される入力ベクタおよび出
力ベクタを記憶するためのファイル６と、論理式を算出
する際の制約条件を記憶するためのファイル８と、ファ
イル６の出力およびファイル８の出力を受け、入力信号
から出力信号を出力するための論理式を算出するための
論理演算処理部１０と、論理演算処理部１０の出力を受
け、論理式を最適化するための論理圧縮部１２と、論理
圧縮部１２の出力を受け、最適化された論理式をＨＤＬ
に変換するためのＨＤＬ変換部１４と、ＨＤＬ変換部１
４の出力を受け、ＨＤＬの内容を記憶するためのファイ
ル１８と、論理演算処理部１０、論理圧縮部１２および
ＨＤＬ変換部１４の各々に接続され、エラーが起こった
場合の処理を行なうためのエラー処理部１６とを含む。

【００１７】図２〜図８を参照して、１相同期エッジト
リガ方式回路におけるＨＤＬを生成する論理合成方法に
ついて説明を行なう。

【００１８】図２を参照して、波形入力・編集部２にお
いて、設計者が外部仕様（入力信号の波形および出力信
号の波形）の定義を行なう。定義された外部仕様はファ
イル６に入力ベクタおよび出力ベクタとして記憶される
（Ｓ１）。論理演算処理部１０において、設計者が定義
した外部仕様がファイル８に記憶されている制約条件を
満たすか否か、すなわちハードウェアブロックを設計す
る際に順序回路が必要となるか否かを判断する（Ｓ
２）。順序回路が必要な場合には、入力信号の遅延信号
の生成を論理演算処理部１０において行なう（Ｓ３）。
入力信号、入力信号の遅延信号および出力信号を用い
て、出力信号を出力する論理式を、論理演算処理部１０
において算出する（Ｓ４）。算出された論理式が、入力
信号の遅延信号を用いており、かつ遅延段数が所定の値
以上の場合には、論理圧縮部１２において、入力信号の
遅延信号を発生する回路の機能記述をカウンタを用いて
行なう（Ｓ５）。Ｓ５までで得られた論理式と回路の機
能記述とをもとに、最も回路規模が小さくなるような論
理式を算出し、論理合成可能なＨＤＬを作成し、ファイ
ル１８に記憶する。本装置とは別の論理合成ツール３０
が、ファイル１８に記憶されたＨＤＬを利用して、回路
設計図を作成する。

【００１９】図３を参照して、Ｓ１の処理を詳しく説明
する。このステップでは生成対象となる出力信号の動作
条件および設計スタイルを波形入力・編集部２が起動す
る波形エディタ上で定義する。この波形エディタでは、
利用者が定義した情報に誤りがあれば、エラー処理部１
６が誤り箇所について修正を促す。

【００２０】まず、記憶素子の実現方法とクロックの相
数を決定するための設計スタイルを定義する。記憶素子
としてフリップフロップを用いるエッジトリガ設計方
式、または記憶素子としてラッチを用いるレベルセンシ
ティブ設計方式のうちいずれか１つを選択する。エッジ
トリガ設計方式の場合には、クロックの立上がり同期動
作またはクロックの立下がり同期動作のいずれか１つを
さらに選択する。これにより基本動作クロック（システ
ムクロック）ｃｌｋがエディタ上に表示される。ここで
のクロックの相数は１相としている。

【００２１】次に、設計対象のハードウェアブロックの
出力信号の動作期待値ＥＸＰ１をクロック毎に作成す
る。次に、ハードウェアブロックの全入力信号ｘ１およ
びｘ２をクロック毎に作成する。

【００２２】作成されたシステムクロックｃｌｋ、出力
信号の動作期待値ＥＸＰ１ならびに全入力信号ｘ１およ
びｘ２は、データ保存部４で入力ベクタおよび出力ベク
タに変換された後、ファイル６に記憶される。

【００２３】図４〜図５を参照して、Ｓ２の処理を詳し
く説明する。このステップでは、全入力信号から順序回
路（フリップフロップまたはラッチ）を介することなく
出力信号の動作期待値ＥＸＰ１を満たすハードウェアブ
ロックの機能表現が可能か否かを判断する。このため
に、基本動作クロック（システムクロック）ｃｌｋの周
期単位での解析を行なう。

【００２４】図４を参照して、出力信号の動作期待値Ｅ
ＸＰ１が変化する時刻を検出する。この例では、時刻ｔ
２、ｔ４、ｔ７およびｔ９である。それらの時刻のそれ
ぞれについて、入力信号ｘ１およびｘ２のうち少なくと
も１つの値が変化しているか否かを判断する。この例で
は、ｔ２およびｔ７において入力信号ｘ１の値が変化し
ており、ｔ４およびｔ９において入力信号ｘ２の値が変
化している。このように、ＥＸＰ１が変化する全ての時
刻において入力信号ｘ１およびｘ２のうち少なくとも１
つの値が変化していれば、全入力信号から順序回路を介
することなく出力信号の動作期待値ＥＸＰ１を満たすハ
ードウェアブロックの機能表現が可能であると判断す
る。

【００２５】しかし、図５のように、ｔ９でＥＸＰ１が
変化しているにもかかわらず、入力信号ｘ１およびｘ２
のいずれの値も変化していない場合には、その出力信号
の動作期待値を満たすための論理は、順序回路を用いな
ければ表現が不可能である。ｘ１およびｘ２を用いた全
ての論理式の結果４０より、ｔ９においては、結果４０
の値は変化していないことがわかる。このため、ｔ９よ
り前の時刻のいずれかの入力信号の値を用いて論理を構
成する必要、すなわちイベントの伝播を行なう必要があ
ることを示している。

【００２６】図６を参照して、Ｓ３の処理を詳しく説明
する。Ｓ２でハードウェアブロックの機能表現をする際
に順序回路が必要ないと判断された場合には、この処理
は省略する。

【００２７】まず、入力信号ｘ１およびｘ２の単位遅延
信号ｘ１＊（Ｚ^-1）およびｘ２＊（Ｚ^-1）をそれぞれ生
成する。Ｓ２と同じ手法で、入力信号ｘ１およびｘ２、
ならびに入力信号の単位遅延信号ｘ１＊（Ｚ^-1）および
ｘ２＊（Ｚ^-1）から順序回路を介することなく出力信号
の動作期待値ＥＸＰ１を満たすハードウェアブロックの
機能表現が可能か否かを判断する。可能であれば処理を
終了する。可能でなければ、順次遅延時刻ｉを増加さ
せ、入力信号の単位遅延信号ｘ１＊（Ｚ^-i）およびｘ２
＊（Ｚ^-i）を生成する。これを、Ｓ２の判断結果が機能
表現可能となるまで行なう。この例では、ｘ１＊
（Ｚ^-1）およびｘ２＊（Ｚ^-1）を発生させた段階でＳ２
の判断結果が機能表現可能となるため、さらなる入力信
号の単位遅延信号の生成は行なわない。

【００２８】図７を参照して、Ｓ４の処理を詳しく説明
する。このステップでは入力信号および入力信号の単位
遅延信号を用いて、タイミングチャート上で定義された
期待値信号を全周期において満たす論理式を算出する。

【００２９】まず、出力信号の動作期待値ＥＸＰ１の変
化点と入力信号または単位遅延信号の変化点との重なり
の数を求める（表１参照）。

【００３０】ＥＸＰ１と相関が最も大きい信号（変化点
の重複数が最も大きい信号）を選び、上と同様に、その
信号とその他の入力信号または単位遅延信号の変化点と
の重なりの数を求める（表２参照）。

【００３１】

【表１】

【００３２】

【表２】

【００３３】表１より選択されたＥＸＰ１と相関が最も
大きい信号をｘとし、ｘと最も相関が大きい信号をｙと
する。また、それぞれの信号の任意の時刻ｔにおける値
をｘ _tおよびｙ_tとする。論理演算の関数をＦとする
と、時刻ｔにおける出力信号の動作期待値ＥＸＰ１
_tは、入力信号ｘ_tおよびｙ_tを用いて式（１）のよう
に表わせる。

【００３４】ＥＸＰ１_t＝Ｆ（ｘ_t，ｙ_t） …（１）表１及び表２から得られる信号の相関関係を用いると、
式（２）および式（３）が導かれる。

【００３５】ＥＸＰ１_t＝Ｆ（ｘ２_t＊（Ｚ^-1），ｘ１_t＊（Ｚ^-1）） …（２）ＥＸＰ１_t＝Ｆ（ｘ２_t＊（Ｚ^-1），ｘ２_t） …（３）ここで、関数Ｆは時刻ｔに依存しない論理演算、すなわ
ち順序回路を用いない組合せ回路の論理演算である。式
（１）に示した２項演算の場合、論理積（ＡＮＤ演算
子）、否定論理積（ＮＡＮＤ演算子）、論理和（ＯＲ演
算子）、否定論理和（ＮＯＲ演算子）、排他的論理和
（ＸＯＲ演算子）およびその否定（ＮＸＯＲ演算子）の
６種類に対し、各項ｘ_tおよびｙ_tについて各々正転お
よび反転した場合の３種類（双方の項が反転する場合に
は、双方の項が正転の場合の積和演算結果の否定である
ため除外できる）を組み合わせた数、すなわち１８種類
の演算が必要になる。また、２項演算子ではなく、単項
演算子Ｆ＝ｘ、Ｆ＝！ｘ、Ｆ＝ｙおよびＦ＝！ｙのいず
れかで関数Ｆが表現される場合も考慮すると、合計２２
種類の演算が必要になる。

【００３６】式（２）および式（３）に示した演算式に
対して、それぞれ上記した２２種類の演算をシミュレー
トする。その演算結果の波形とＥＸＰ１の波形とが同一
であれば（図７の波形５０参照）、その演算式が求める
論理式である。ＥＸＰ１と同一の波形が得られない場合
には、表２より、次に変化点の重複数の大きいｘ１を選
択し、３項子演算の式（５）を作成し、２項演算の場合
と同様に、全ての演算式に対して、その演算結果の波形
とＥＸＰ１の波形とが同一であるか否かを調べる。

【００３７】ＥＸＰ１_t＝Ｇ（ｘ２_t＊（Ｚ^-1），ｘ１_t，ｘ１） …（４）さらに、式（４）を用いても、ＥＸＰ１の波形と同一の
波形を得ることができない場合には、表１より次の候補
ｘ２を選択し、ｘ２と相関の高い信号を表２と同様に求
め、上記と同様の処理を行なう。最終的に満足する結果
が得られなければ、入力信号条件の仕様不備であるとし
て、エラー処理部１６が警告メッセージを発し、処理を
終了する。

【００３８】Ｓ４までの処理により、設計者が入力また
は編集した入力信号および出力信号より、入力信号から
出力信号を出力するための論理式を自動的に得ることが
できる。よって、ハードウェアブロックの機能表現に不
慣れな設計者でも、容易にハードウェアブロック構成を
表現する論理式を得ることができる。

【００３９】次に、Ｓ５の処理を詳しく説明する。この
処理では、Ｓ４で求められた論理式の入力が、入力信号
の遅延信号ｘ＊（Ｚ^-y）で構成されており、かつその遅
延段数ｙが所定値以上の場合には、遅延信号を発生する
回路をフリップフロップを用いて構成せずに、カウンタ
を用いて構成するハードウェアブロックの機能表現を作
成する。

【００４０】遅延段数ｙが３以上の場合には、単純にフ
リップフロップなどの記憶素子を直列接続し機能表現す
るよりもカウンタ回路を構成し、条件変化に必要となる
システムクロック数をカウントした上で動作させる方
が、より小規模な論理回路構成とすることができる。カ
ウンタ回路を構成する際に必要となるカウンタ段数は、
式（５）を満たすｎの最小値（自然数）で表現できる。

【００４１】ｙ＜２ⁿ …（５）カウンタ回路は、システムクロックでインクリメント動
作またはデクリメント動作を行なうカウンタ段数ｎを持
つ回路として実現できることになるが、カウンタ値の初
期リセット動作が可能か否かを判定する処理をさらに行
なう必要がある。初期リセット動作が可能か否かは、設
計制約条件として、クロック、入力信号群、および出力
信号の他に、ハードウェアリセット信号として定義すべ
きリセット信号の有無に対応する。すなわち、ハードウ
ェアリセット信号が予め与えられていない場合には、初
期リセット動作が不可能であると判定をする。また、ハ
ードウェアリセット信号は、フリップフロップ等の順序
回路素子の初期値を決定するために用いる。

【００４２】初期リセット動作が不可能な場合には、出
力レポート（図示せず）に警告メッセージを出力した上
で記憶素子の直列接続を用いた表現で生成対象となる出
力信号の動作を実現するものとする。

【００４３】一方、遅延段数ｙが２以下の単位遅延信号
群とハードウェアリセット信号との組合せで出力信号の
論理表現が可能な場合には、ここでは何の処理も行なわ
ない。

【００４４】Ｓ５の処理により、所定値以上の遅延段数
を有する入力信号の単位遅延信号をカウンタを用いて実
現する。このため、多段の記憶素子を用いて実現する場
合に比べて回路規模の小さいハードウェアブロックの機
能表現を得ることができる。

【００４５】次に、Ｓ６の処理を詳しく説明する。この
処理では、Ｓ５までで求められた出力信号の動作期待値
ＥＸＰ１の動作を満足する論理式の記述をさらに最適化
する。このステップにおける処理目的は、期待する出力
信号を実現するための論理式において、論理式の右辺の
共通項を共有させることによって、必要論理素子の削減
（論理圧縮）を実現することにある。

【００４６】これまでの処理により、出力信号の動作期
待値ＥＸＰ１は、入力信号ｘ１の１単位遅延信号ｘ１＊
（Ｚ^-1）と入力信号ｘ２の１単位遅延信号の反転値！ｘ
２＊（Ｚ^-1）との論理積（ＡＮＤ）で表現できることが
導き出されている。

【００４７】ＥＸＰ１＝（ｘ１＊（Ｚ^-1）＆＆！ｘ２＊（Ｚ^-1）） …（６）ここで、１単位遅延を示す項（Ｚ^-1）が、式（６）の右
辺において共通であることから、式（６）を式（７）の
ように変形することができる。

【００４８】ＥＸＰ１＝（ｘ１＆＆！ｘ２）＊（Ｚ^-1） …（７）式（７）の右辺では、これ以上の共通項はないため、最
適解が得られたとして処理を打ち切る。

【００４９】この論理圧縮により、回路規模の小さいハ
ードウェアブロックの機能表現を得ることができる。

【００５０】図８を参照して、この求められた式を利用
者が望む形式の論理合成可能な機能記述言語として出力
し、処理を終了する。この言語の１つとしてＶｅｒｉｌ
ｏｇ−ＨＤＬ（米国ＣａｄｅｎｃｅＤｅｓｉｇｎＳ
ｙｓｔｅｍｓ社の商標）がある。Ｖｅｒｉｌｏｇ−ＨＤ
Ｌにおいては、次クロックにて評価されるイベント（エ
ッジトリガ方式ではフリップフロップ１段に相当）、す
なわち１単位遅延信号（Ｚ^-1）への値の代入は、システ
ムクロックをセンシティビティ・リスト中に定義したａ
ｌｗａｙｓ文中におけるイベント式において、レジスタ
変数への代入処理で実現できる。

【００５１】但し、この変数をレジスタ変数で表現する
ためには、その初期化条件（その変数を非有意にするた
めの条件。一般的にはハードウェアリセット信号。）が
必要である。このハードウェアリセット信号は、生成対
象となる回路の外部入力として定義されなければならな
い。ここで、ハードウェアリセット信号をｒｅｓｅｔと
する。信号ｒｅｓｅｔの値が０の場合にリセット（初期
化）、１の場合にリセット解除と定義する。その場合、
ａｌｗａｙｓ文に対するセンシティビティ・リストとし
て”ｎｅｇｅｄｇｅｒｅｓｅｔ”を追加定義する（但
し、非同期リセット時に限る。）とともに、ａｌｗａｙ
ｓ文中におけるイベント式として”ｉｆ（！ｒｅｓｅ
ｔ）ＥＸＰ１（レジスタ変数）＜＝１（非有意
値。本実施の形態の場合）；”を定義しなければならな
い。

【００５２】この段階でハードウェアリセット信号が定
義されていない場合には、警告メッセージを出力した上
で、同信号の入力定義を促すか、そのままリセット信号
無しで生成対象信号のＨＤＬ出力を行なうかの指示を待
つ。

【００５３】ここで代入対象となるＥＸＰ１は、式
（７）の右辺に”＊（Ｚ^-1）”があることから、レジス
タ変数で実現されることが導かれる。その代入式は、式
（７）の右辺から（Ｚ^-1）を除した（ｘ１＆＆！ｘ２）
がこれに相当する。また、この代入文の右辺を構成する
式（ｘ１＆＆！ｘ２）中に存在する信号ｘ１およびｘ２
とシステムクロック信号”ｃｌｋ”とは外部より入力さ
れた信号である。すなわち、これまでの処理プロセス中
で発生させた中間信号ではない。このため、そのまま入
力ポートから与えられる外部変数として宣言することが
できる。このようにして、図８に示すＶｅｒｉｌｏｇ−
ＨＤＬの出力結果を得ることができる。

【００５４】以上のような論理合成装置により、ハード
ウェアブロックの機能表現に不慣れな設計者でも、入力
信号の波形および出力信号の波形を入力するだけで、最
適化された論理式のＶｅｒｉｌｏｇ−ＨＤＬの出力結果
を得ることができる。

【００５５】以上、フリップフロップを用いたエッジト
リガ設計方式における論理合成方法を用いた論理合成装
置について説明をおこなったが、本手法は、ラッチを用
いたレベルセンシティブ設計にも適用ができる。その場
合には、ラッチのイネーブル信号（制御信号とみなせ
る。）を生成するだけでよく、同様の処理手順でＶｅｒ
ｉｌｏｇ−ＨＤＬの出力結果を得ることができる。

【００５６】また、本手法は、バスを用いた回路に対し
ても有効である。その場合には、定義されたバスの変化
周期を制御するための１本の制御信号を生成するだけで
よく、同様の処理手順でＶｅｒｉｌｏｇ−ＨＤＬの出力
結果を得ることができる。

【００５７】

【発明の効果】請求項１および２のいずれかに記載の発
明によると、ハードウェアブロックの機能表現に不慣れ
な設計者でも、容易にハードウェアブロックの機能表現
を得ることができる。

【００５８】請求項３に記載の発明によると、請求項１
〜２のいずれかに記載の発明の効果に加えて、論理式が
最適化されたハードウェアブロックの機能表現を得るこ
とができる。

【００５９】請求項４に記載の発明によると、請求項３
に記載の発明の効果に加えて、順序回路を用いて実現す
る場合に比べて回路規模の小さいハードウェアブロック
の機能表現を得ることができる。

【００６０】請求項５に記載の発明によると、請求項４
に記載の発明の効果に加えて、回路規模の小さいハード
ウェアブロックの機能表現を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る論理合成装置の機
能ブロック図である。

【図２】本発明の実施の形態に係る論理合成方法の処
理の流れを示すフローチャートである。

【図３】波形入力・編集部２で定義された入出力信号
の一例を示す図である。

【図４】波形入力・編集部２で定義された入出力信号
の一例を示す図である。

【図５】論理演算の中間結果の波形を示す図である。

【図６】入力信号の単位遅延信号の波形を示す図であ
る。

【図７】論理演算の結果の波形を示す図である。

【図８】Ｖｅｒｉｌｏｇ−ＨＤＬの出力結果の一例を
示す図である。

【符号の説明】

２波形入力・編集部、４データ保存部、６，８，１
８ファイル、１０論理演算処理部、１２論理圧縮
部、１４ＨＤＬ変換部、１６エラー処理部、２０
論理合成装置。

Claims

【特許請求の範囲】

【請求項１】入力信号および出力信号を編集するステ
ップと、前記入力信号および前記出力信号を受け、前記入力信号
から前記出力信号を出力するための論理式を算出する論
理算出ステップと、前記論理式をハードウェア記述言語に変換し出力するス
テップとを含む、論理合成方法。
【請求項２】前記論理算出ステップは、前記論理式が
組合せ論理のみで表現可能か否かを判断する表現可能判
断ステップと、組合せ論理のみで表現可能でない場合に、前記入力信号
の単位遅延信号を発生するステップと、前記入力信号と前記入力信号の単位遅延信号と前記出力
信号との間の相関関係を求めるステップと、前記相関関係より前記入力信号および前記入力信号の単
位遅延信号の組合せから、前記論理式を算出するステッ
プとを含む、請求項１に記載の論理合成方法。
【請求項３】前記論理式を最適化する最適化ステップ
をさらに含む、請求項１〜２のいずれかに記載の論理合
成方法。
【請求項４】前記最適化ステップは、前記論理式を構
成する信号のうち、所定値以上の遅延段数を有する前記
入力信号の単位遅延信号がある場合に、当該入力信号の
単位遅延信号をカウンタを用いて実現するステップを含
む、請求項３に記載の論理合成方法。
【請求項５】前記最適化ステップは、前記論理式にブ
ール代数の定理を適用して、論理圧縮を行なうステップ
をさらに含む、請求項４に記載の論理合成方法。