JP3714570B2 - 並列処理用割り算回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は並列処理用割り算回路、より詳細には被除数が除数より小さくて余りが小数点以下になる並列処理用割り算回路に関する。
【0002】
【従来の技術】
足し算、引き算、掛け算、割り算の四則演算機能を持つ計算機において、割り算機能を実行する場合、一般にソフトウェア的に処理を行っている。これはハードウェア的に構成すると動作速度は早くなるが、これを実現するにはその構成がかなり複雑になるからである。
【0003】
【発明が解決しようとする課題】
しかしながら、高速処理が要求される場合には、例えば特開平6−195206号公報に示すように、ハードウェア的に計算機を構成する必要があるが、デジタル信号処理を実行するために使用される割り算回路をハードウェア的に構成すると、その構成が非常に複雑になるという問題があった。特に、余りが小数点以下の値の割り算処理を行う並列処理用割り算回路をハードウェア的に構成すると、さらにその回路が複雑になるという問題があった。
【0004】
本発明はこのような従来技術の課題を解決し、簡単なハードウェア構成により、被除数が除数より小さくて余りが小数点以下の処理を実行可能な並列処理用割り算回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記課題を解決するために本発明によれば、被除数データ、被除数データより大きい除数データ、始動信号及びリセット信号を受信して、前記リセット信号が活性化される場合には初期化され、初期化以後に前記始動信号が活性化される場合には割り算を実行する割り算回路は、始動信号及びクロックを受信して割り算の結果データを出力するための時間を制御する時間制御信号を出力する時間制御手段と、除数データを受信して始動信号によりクロックに同期されて除数データを反転させた除数格納データを出力するデータレジスタとを備える。また、被除数データ、始動信号及びクロックを受信して始動信号により前記被除数データまたは以前に選択されたデータを1ビットずつ左側にシフトしたデータを選択し、または以前に選択したデータから前記除数格納データを1ビットずつ左側にシフトしたデータを選択して、該選択データと制御データを出力するデータ選択手段を備える。また、除数格納データ及び前記選択データを受信して、減算を遂行して、その減算結果データ及び減算結果オーバーフローの有無を示す出力キャリを出力する減算器を備える。また、時間制御信号、制御データ及び出力キャリを受信して前記時間制御信号の論理的レベルがハイであり、制御データまたは出力キャリの論理的レベルがハイである場合、論理的レベルがハイである選択制御信号を出力する制御信号発生手段を備える。さらに、時間制御信号、選択制御信号及びクロックを受信して、時間制御信号により、選択制御信号をクロックに同期させて3番目のビットに格納し、これを1ビットずつ左側に循環シフトして、結果データを出力する結果データ発生手段とを備える。
【0006】
【発明の実施の形態】
次に添付図面を参照して本発明による並列処理用割り算回路の実施の形態を詳細に説明する。
図1は、本発明による並列処理用割り算回路の実施の形態を示す機能ブロック図である。
【0007】
図1に示されているように、本実施の形態による並列処理用割り算回路は、時間制御回路100、データレジスタ200、データ選択回路300、減算器400、制御信号発生回路500及び結果データ発生回路600により構成されている。
【0008】
時間制御発生回路100は、リセット信号RSB、始動信号S及びクロックCLKを入力して割り算の結果データを出力するための時間制御を行う時間制御信号TLを出力する回路である。
【0009】
データレジスタ200は、除数データBDAT<8:0>を入力し、始動信号SによりクロックCKに同期して除数データBDAT<8:0>を反転させたデータである除数格納データREG<8:0>を出力する回路である。
【0010】
データ選択回路300は、被除数データADAT<8:0>、始動信号S及びクロックCKを入力する。そして、始動信号CKにより被除数データADAT<8:0>または以前に選択されたデータを1ビットずつ左側にシフトしたデータを選択し、または以前に選択したデータから除数格納データREG<8:0>を1ビットずつ左側にシフトしたデータを選択して、選択データACC<8:0>と制御データACC<9:0>を出力する回路である。
【0011】
減算器400は、データレジスタ200の出力である除数格納データREG<8:0>及びデータ選択回路300の出力である選択データACC<8:0>を入力して減算を実行し、その減算結果データS<8:0>及び減算結果オーバーフローの有無を示す出力キャリS<9>を出力する回路である。
【0012】
制御信号発生回路500は、時間制御信号TL、データ選択回路300の出力である制御データACC<9>及び減算器400の出力である出力キャリS<9>を入力する。制御信号発生回路500は、時間制御信号TLの論理的レベルがハイであり、少なくとも制御データACC<9>または出力キャリS<9>の一方の論理的レベルがハイである場合に、論理的レベルがハイである選択制御信号SCを出力する回路である。
【0013】
結果データ発生回路600は、時間制御信号TL、選択制御信号SC及びクロックCKを受信して、時間制御信号TLにより選択制御信号SCをクロックに同期して1ビットずつ左側にシフトし、結果データQUO<8:0>を出力する回路である。
【0014】
図2は図1に示した時間制御回路100の機能ブロック図である。
図2に示されているように、時間制御回路100は、ダウンカウンタ110、検出器120、ラッチ回路130及びフリップフロップ140により構成されている。
【0015】
ダウンカウンタ110は、クロックCKによりカウンタ値を1ずつ減少させるカウンタである。
検出器120は、ダウンカウンタ110の出力DCOが定められた一定の値になった場合、これを検出して第1リセット信号FRを出力する検出器である。
【0016】
ラッチ回路130は、リセット信号RSB、始動信号S及び第1リセット信号FRを受信し、リセット信号RSBまたは第1リセット信号FRが活性化される場合にはロー論理値を出力し、始動信号Sが活性化される場合にはハイ論理値を出力する。
フリップフロップ140は、ラッチ回路130の出力を入力し、クロックCKに同期して時間制御信号TLを出力するフリップフロップである。
【0017】
時間制御信号TLはダウンカウンタ110のリセット端子RBに接続され、ダウンカウンタ110は時間制御信号TLの論理的レベルがローである場合にリセットされる。
【0018】
検出器120は、否定論理積回路で構成される。図1の並列処理用割り算の場合、除数データが9ビットであるので、検出器120はダウンカウンタ110の出力が十進数“10”である値を検出し、この場合に“ロー”論理値を出力する。
【0019】
図3は図2に示したラッチ回路130の回路図である。
図3に示されているように、ラッチ回路130は、第1入力と第2入力と第3入力を備えた第1否定論理和回路131と、第1入力と第2入力を備えた第2否定論理和回路132と、リセット信号RSB及びFRを反転させる2つのインバータ回路から構成されている。
【0020】
第1否定論理和回路131において、第1入力はリセット信号RSBを反転させた信号を入力し、第2入力は第1リセット信号FRを反転させた信号を入力し、第3入力は第2否定論理和回路132の出力を入力するように接続されている。
第2否定論理和回路132において、第1入力は第1否定論理和回路131の出力を入力し、第2入力は始動信号Sを入力するように接続されている。
【0021】
図4は図1に示したデータレジスタの回路図である。
図4に図示されているように、データレジスタ200は、除数データBDAT<8:0>のビット数だけの複数のレジスタ210−1、210−2、...、210−9と、始動信号を受信してこれを反転させて出力するインバーター240により構成される。
【0022】
レジスタ210−1〜210−9の各々は、除数データ通路回路250と、フリップフロップ260とから構成される。このフリップフロップ260は、入力端子であるクロック端子CK、入力端子D及びリセット端子Rと、出力端子である第1出力端子Q及び第1出力端子Qを反転させた第2出力端子QBを備えている。
【0023】
除数データ通路回路250は、第1出力と第2出力を行う第1及び第2論理積回路251、252と、第1出力と第2出力を入力して第3出力を行う第3否定論理和回路253とで構成される。
【0024】
第1論理積回路251において、これの第1入力端子は始動信号Sを入力するように接続され、第2入力端子は除数データBDAT<8:0>の中で一つのビットを入力するように接続される。
第2論理積回路252において、これの第1入力端子は始動信号Sを反転したインバーター240の出力を入力するように接続され、第2入力端子はフリップフロップ260の第2出力端子QBに接続される。
第3否定論理和回路253において、これの第1入力端子は第1論理積回路251の出力端子に接続され、第2入力は第2論理積回路252の出力端子に接続され、出力端子はフリップフロップ260の入力端子Dに接続される。
【0025】
図5は、図1に示したデータ選択回路300の回路図である。
図5に示されているように、データ選択回路300は、始動信号Sと選択制御信号SCを入力して第1制御信号SHFと第2制御信号SPを出力する選択制御信号発生回路340と、被除数データADAT<8:0>のビット数より1ビット多い複数の選択レジスタ310、320、330とにより構成され、選択データACC<8:0>と制御データACC<9>を出力する。
【0026】
選択制御発生回路340は、第1及び第2インバーター341、342と第3及び第4論理積回路343、344とで構成される。
第1インバーター341は始動信号Sを受信してこれを反転させて出力し、第2インバーター342は選択制御信号SCを受信してこれを反転させてシフト制御信号SHを出力する。また、第3論理積回路343は始動信号Sを反転させた信号とシフト制御信号SHを論理積して第1制御信号SHFを出力し、第4論理積回路344は始動信号Sを反転させた信号と選択制御信号SCとを論理積して第2制御信号SPを出力する。
【0027】
選択レジスタ310は被除数データ通路回路310a及びフリップフロップ310bにより、選択レジスタ320は被除数データ通路回路320a及びフリップフロップ320bにより、選択レジスタ330は被除数データ通路回路330a及びフリップフロップ310bとにより各々構成される。
【0028】
フリップフロップ310b、320b、330bは、各々クロック端子Cと入力端子Dと、リセット端子Rと、出力端子Qとを有する。また、フリップフロップ310b、320b、330bにおいて、クロック端子C及びリセット端子Rは各々クロックCK及びリセット信号RSBに接続され、入力端子Dはそれぞれ複数の被除数データ通路回路310a、320a、330aの出力に接続され、出力端子Qは後段の被除数データ通路回路の入力に接続される。
【0029】
複数の被除数データ通路回路310a、320a、330aの中で、第1通路回路310aは始動信号Sと被除数データADAT<8:0>の最下位ビットADAT<0>とを論理積して出力する第5論理積回路で構成される。
【0030】
また、最後の第3通路回路330aは、その前段のフリップフロップの出力及び第1制御信号SHFを入力してこれを否定論理積する第1否定論理積回路331と、減算器400から出力される減算結果データS<8:0>中の最上位ビットS<8>と第2制御信号SPを受信してこれを否定論理積する第2否定論理積回路332と、第1否定論理積回路331の出力と第2否定論理積回路332の出力を受信してこれを否定論理積する第3否定論理積回路333とで構成される。
【0031】
また、第2通路回路320a及びその後段に接続される最後の第3通路回路330aの間の他の通路回路(図示せず)は、第4否定論理積回路321、第6論理積回路322、第7論理積回路323、第3否定論理和回路324及び第5否定論理積回路325とにより構成される。
【0032】
第4否定論理積回路321は、前段のフリップフロップ310bの出力及び第1制御信号SHFを受信してこれを否定論理積する論理演算回路である。第6論理積回路322は、減算器400から出力される減算結果データS<8:0>中の最上位ビットS<8>より下のビット中の一つのビットと第2制御信号SPとを入力してこれを論理積する論理演算回路である。
【0033】
第7論理積回路323は、始動信号Sと被除数データADAT<8:0>の最上位ビットADAT<0>より下のビット中の一つのビットを入力してこれを論理積して出力する論理演算回路である。第3否定論理和回路324は、第6論理積回路322の出力と第7論理積回路323の出力を入力してこれを否定論理和して出力する論理演算回路である。第5否定論理積回路325は、第4否定論理積回路321の出力と第3否定論理和回路324の出力を入力してこれを否定論理積して出力する論理演算回路である。
【0034】
図6及び図7は、図1に示した並列処理用割り算回路の結果データ発生回路600の回路図である。なお、結果データ発生回路600は、図6の600Aと図7の600Bにそれぞれ図示されている丸で囲んだA,B,C,D,Eをそれぞれ接続することにより形成される。
【0035】
図6及び図7に示されているように、結果データ発生回路600は、複数の結果データレジスタ610−1〜610−9と、時間制御信号TLを受信してこれを反転させて第1時間制御信号ITLを出力するインバーター601とで構成される。
【0036】
結果データレジスタ610−1〜610−9の各々は、結果データ通路回路610aとフリップフロップ610bとで構成される。
フリップフロップ610bは、入力端子Dとクロック端子Cとリセット端子Rと出力端子Qを備えている。フリップフロップ610bにおいて、入力端子Dは結果データ通路回路610aの出力側に接続され、クロック端子CはクロックCKを入力するように接続されている。また、リセット端子Rはリセット信号RSBに接続され、結果データQUO<8:0>を出力する。
【0037】
第1結果データレジスタ610−1の結果データ通路回路610aは、選択制御信号SCと時間制御信号TLを受信してこれを論理積する第8論理積回路611と、第1時間制御信号ITLとフリップフロップ610bの出力を入力してこれを論理積する第9論理積回路612と、第8論理積回路611の出力と第9論理積回路612の出力を入力してこれの論理和をとる第1論理和回路613とで構成される。
【0038】
なお、第1結果データレジスタ610−1以外の第2〜第9結果データレジスタ610−2〜610−9の各々の結果データ通路回路610aの構成は、第1結果レジスタ610−1の結果レジスタ通路回路610aの構成と同一である。ただし、第2〜第9結果データレジスタ610−2〜610−9の結果データレジスタ通路回路610aの第8論理積回路611は各々前段のフリップフロップ610bの出力と時間制御信号TLを受信してこれを論理積する。
【0039】
以下、上記のような構成による本発明の並列処理用割り算回路の実施の形態の動作を詳細に説明する。
図2に示す並列処理用割り算回路の時間制御回路100において、リセット信号RSBは最初は初期化のためその論理レベルがローであるので、ラッチ回路130の出力Oはロー論理値を出力し、フリップフロップ140の出力である時間制御信号TLはロー論理値を出力し、ダウンカウンタ110はリセットされて十進数“0”を出力する。
【0040】
リセット信号RSBの論理的レベルがハイであり、クロックCKの1周期間にのみ論理的レベルがハイである始動信号Sが入力されると、ラッチ回路130の出力はハイ論理値を持つようになり、時間制御信号TLはクロックCKに同期されてハイ論理値を出力するので、ダウンカウンタ110はカウンティングを開始する。
【0041】
ダウンカウンタ110が十進数“10”を出力すると、検出器120はハイ論理値からロー論理値に変化する。これにより、ラッチ回路130はロー論理値を出力し、フリップフロップ140はクロックCKに同期してロー論理値を出力し、ダウンカウンタ110はリセットされる。
すなわち、時間制御信号は始動信号Sの入力によりハイ論理値になった後、7番目のクロックCKに同期されてロー論理値を出力する。
時間制御信号TLの論理的レベルがハイである間には、並列処理用割り算回路は被除数データADAT<8:0>と除数データBDAT<8:0>を受信して割り算の結果である結果データQUO<8:0>を出力する。
【0042】
図4のデータレジスタ200において、リセット信号RSBの論理的レベルがローである場合には、除数格納データREG<8:0>は全部リセットされる。
また、リセット信号RSBの論理的レベルがハイであり、始動信号Sの論理的レベルがハイである場合には、各々のレジスタ210−1,210−2,...,210−9は除数データBDAT<8:0>を受信してこれを反転させ、クロックCKに同期して除数格納データREG<8:0>を出力する。
また、始動信号Sの論理的レベルがローである場合には、各々のレジスタ210−1,210−1,...,210−9に格納されたデータが出力される。
【0043】
即ち、並列処理用割り算回路において、割り算の開始を示す始動信号Sにより始動信号Sが活性化される場合、各々のレジスタ210−1,210−2,...,210−9は除数データBDAT<8:0>をクロックCKに同期して受信し、割り算の結果データが出力されるまでに除数データBDAT<8:0>を反転させた除数格納データREG<8:0>を出力する。
【0044】
図5のデータ選択回路300は、始動信号Sの論理的レベルがハイである場合には、選択制御信号発生回路340の出力である第1及び第2制御信号SHF,SPの論理的レベルが両方ともローとなる。これにより、複数の被除数データ通路回路の中で、第1及び第2被除数データ通路回路310a,320aは被除数データADAT<8:0>を選択し、最上位ビットの被除数データ通路回路330aはロー論理値を出力し、複数のフリップフロップの中で第1及び第2フリップフロップ310b,320bの出力である選択データACC<8:0>はクロックCKに同期されて被除数データADAT<8:0>を出力し、最後のフリップフロップ330bの出力である制御データACC<9>はロー論理値を出力する。
【0045】
始動信号Sの論理的レベルがローであり、選択信号SCの論理的レベルがハイの場合、選択制御信号発生回路340の出力である第2制御信号SPはハイ論理値を出力し、第1制御信号SHFはロー論理値を出力して最下位ビットの被除数データ通路回路310aはロー論理値を持つ。それ以外のビットの被除数データ通路回路320a,330aは減算器400の出力である減算結果データS<8:0>を選択して、複数のフリップフロップ320b,330bの出力データである選択データACC<8:1>及び制御データACC<9>はクロックCKに同期されて減算結果データS<8:0>を出力し、最下位ビットの選択レジスタ130の出力である選択データACC<8:1>はロー論理値を出力する。
【0046】
始動信号Sの論理的レベルがローであり、選択信号SCの論理値レベルがローである場合、選択制御信号発生回路340の出力である第1制御信号SHFはハイ論理値を出力し、第2制御信号SPはロー論理値を出力して最下位ビットの被除数データ通路回路310aはロー論理値を持つ。それ以外のビットの被除数データ通路回路320a,330aは各々前段のフリップフロップの出力を選択するので、最下位ビットの選択データACC<8:1>はクロックCKに同期されロー論理値を出力し、それ以外のビットである選択データACC<8:1>及び制御データACC<9>はクロックCKに同期されて複数のフリップフロップ310a,320aに格納されたデータを左側に1ビットシフトして出力する。
【0047】
図1の減算器400は、論理的レベルがハイである入力キャリと選択データACC<8:0>と除数格納データREG<8:0>を受信して各々のビットを加算して減算結果データS<8:0>と減算結果オーバーフロー発生の有無を示す出力キャリS<9>を出力する。
【0048】
上述したように、除数格納データREG<8:0>は除数データBADT<8:0>を反転させて出力されたデータであるので、減算器400は選択データACC<8:0>から除数データBADT<8:0>を減算した結果を出力する。
即ち、減算器400は{選択データACC<8:0>}−{除数データBADT<8:0>}
を実行する。
【0049】
図1の制御信号発生回路500は、時間制御信号TLとデータ選択回路300の出力である制御データACC<9>と減算器400の出力である出力キャリS<9>を受信する。そして、時間制御信号TLの論理的レベルがハイであり、制御データACC<9>または出力キャリS<9>の論理的レベルがハイである場合にはハイ論理値を持つ選択制御信号SCを出力し、それ以外の場合にはロー論理値を持つ選択制御信号SCを出力する。
【0050】
図6及び図7において、時間制御信号の論理的レベルがハイである場合、結果データ発生回路600−1の結果データ通路回路610aは選択制御信号SCを選択して出力する。それ以外の結果データ発生回路600の結果データ通路回路610aは、前段のフリップフロップ610bに格納されたデータを各々選択して出力する。また、複数のフリップフロップ610bはそれぞれ、結果データ通路回路610aからの出力を入力し、クロック端子Cに入力するクロックCKに同期して結果データQUO<8:0>を出力する。
【0051】
即ち、時間制御信号TLの論理的レベルがハイである場合、選択制御信号SCを受信してクロックCKに同期されて左側に1ビットずつ循環シフトされる。そのシフトされる順序は、選択制御信号SCのデータを結果データQUO<8:0>の中で3番目のビットQUO<2>に格納し、これをクロックCKに同期されてその次の上位ビットに各々1ビットずつ左側にシフトされ、結果データQUO<8:0>の中で最上位のビットQUO<8>にシフトされた後には最下位のビットQUO<0>にシフトされ、その後2番目のビットQUO<1>にシフトされる。
【0052】
従って、図1の本発明の並列処理用割り算回路において、被除数データADAT<8:0>と除数データBDAT<8:0>を受信して、割り算を実行した結果の余りは結果データQUO<8:0>の中で最上位のビットQUO<8>を捨てた残りの結果データQUO<7:0>となり、誤差の範囲は約±1.5%程度になる。
【0053】
図8は本実施の形態における並列処理用割り算回路の動作タイミング図であって、被除数データADAT<8:0>が十進数“78”16進数では04Eであり、除数データBDAT<8:0>が十進数“112”16進数では070である場合の動作タイミングを示す。下記の動作説明では、全てのデータについて16進数で表示した。
【0054】
まず、本実施の形態における並列処理用割り算回路の複数のフリップフロップとラッチ回路を初期化するため、リセット信号RSBにロー論理値を入力して活性化させる。
これにより、時間制御回路100の出力である時間制御信号TLはロー論理値を持ち、データレジスタ200の出力である除数格納データREG<8:0>、データ選択回路300の出力である選択データACC<8:0>及び制御データACC<9>、減算器400の出力である減算結果データS<8:0>及び出力キャリS<9>の全てのデータはリセットされる。また、ロー論理値を持つ時間制御信号TLにより制御発生回路500の出力である選択制御信号SCはロー論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>もリセットされる。
【0055】
上記の初期化以後、リセット信号RSBはハイ論理値を入力して非活性化状態になるようにする。
被除数データADAT<8:0>と除数データBDAT<8:0>を受信してこの割り算の開始を示す始動信号Sが活性化されると、時間制御回路100のラッチ回路130はハイ論理値を持ち、時間制御信号100はクロックCKに同期されてハイ論理値を持つ。そして、次のクロックCKに同期されてダウンカウンタ110はカウンティングを開始し、ダウンカウンタ110の出力DCOが十進数“10”になると検出器120の論理的レベルはハイからローに変化し、ラッチ回路130はリセットされる。これにより、時間制御信号TLはロー論理値を出力し、ダウンカウンタ110の出力DCOはリセットされる。
即ち、時間制御信号TLは7個のクロック周期の間にハイ論理値を維持する。もし、被除数データと除数データがNビットである場合には、N−2個のクロック周期の間に時間制御信号TLはハイ論理値を維持するように設計すべきである。
【0056】
データレジスタ200の出力である除数格納データREG<8:0>は、始動信号Sの論理的レベルがハイである場合にはクロックCKに同期されて除数データBDAT<8:0>である“070”を反転させたデータ“18F”を出力する。また、始動信号Sの論理的レベルがローである場合にはこれをラッチして割り算の結果である結果データQUO<8:0>を出力するまで除数格納データREG<8:0>は“18F”を出力する。
【0057】
始動信号Sの論理的レベルがハイである場合には、一番目のクロックCKに同期されてデータ選択回路300の出力である選択データACC<8:0>は被除数データADAT<8:0>である“04E”を選択し、制御データACC<9>はロー論理値を持つ。
【0058】
減算器400は選択データ選択データACC<8:0>である“04E”、除数格納データREG<8:0>である“18F”、減算器400の入力キャリであるハイ論理値の加算を実行する。
即ち、減算器400は選択データACC<8:0>である“04E”から除数データBDAT<8:0>である“070”の減算を実行する。
従って、減算器400の減算結果データS<8:0>は“1DF”であり、出力キャリS<9>はロー論理値を持つ。
【0059】
上述したように、制御データACC<9>及び出力キャリS<9>は両方ともロー論理値を持ち、時間制御信号TLはハイ論理値を持つので、制御信号発生回路500の出力である選択制御信号SCはロー論理値を出力する。このようにして、結果データ発生回路600の出力である結果データQUO<8:0>はその前のデータと同一である“000”の値を出力する。
【0060】
上記でロー論理値を持つ選択制御信号SCにより2番目のクロックCKに同期して、データ選択回路300の出力である選択データACC<8:1>及び制御データACC<9>はその前のデータを左側に1ビットシフトしたデータを出力し、選択データACC<8:0>の中で最下位ビットACC<0>はロー論理値を出力する。
即ち、選択データACC<8:0>は“09C”を出力し、制御データACC<9>はロー論理値を出力する。
【0061】
減算器400の減算結果データS<8:0>は“02C”であり、出力キャリS<9>はハイ論理値になる。
制御データACC<9>がロー論理値になり、出力キャリS<9>がハイ論理値になり、時間制御信号TLがロー論理値になるので、制御信号発生回路500の出力である選択制御信号SCはハイ論理値を出力する。これにより、結果データ発生回路600の出力である結果データQUO<8:0>は3番目のクロックCKに同期して“004”のデータを出力する。
【0062】
ハイ論理値を持つ選択制御信号SCにより3番目のクロックCKに同期してデータ選択回路300の出力である選択データACC<8:0>及び制御データACC<9>は減算器400の減算結果S<8:0>である“02C”を選択し、選択データACC<8:0>中で最下位ビットACC<0>はロー論理値を持つ。
即ち、選択データACC<8:0>は“058”であり、制御データACC<9>はロー論理値になる。
【0063】
制御データACC<9>及び出力キャリS<9>と時間制御信号TLは全部ロー論理値を持つので、制御信号発生回路500の出力である選択制御信号SCはロー論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>は4番目のクロックCKに同期されて“008”のデータを出力する。
【0064】
このような方法により、4番目のクロックCKに同期して、データ選択回路300の出力である選択データACC<8:0>は“OBO”のデータを出力し、制御データACC<9>はロー論理値を出力する。これにより、減算器400の減算結果データS<8:0>は“040”となり出力キャリS<9>はハイ論理値になる。また、制御データACC<9>はロー論理値となり出力キャリS<9>はハイ論理値になる。したがって、制御信号発生回路500の出力である選択制御信号SCはハイ論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>は5番目のクロックCKに同期されて“014”のデータを出力する。
【0065】
5番目のクロックCKに同期して、データ選択回路300の出力である選択データACC<8:0>は“080”のデータを出力し、制御データACC<9>はロー論理値を出力する。減算器400の減算結果データS<8:0>は“010”であり出力キャリS<9>はハイ論理値を持ち、制御データACC<9>はロー論理値を持ち出力キャリS<9>はハイ論理値を持つ。したがって、制御信号発生回路500の出力である選択制御信号SCはハイ論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>は6番目のクロックCKに同期されて“02C”のデータを出力する。
【0066】
6番目のクロックCKに同期して、データ選択回路300の出力である選択データACC<8:0>は“020”のデータを出力し、制御データACC<9>はロー論理値を出力する。減算器400の減算結果データS<8:0>は“1BO”であり出力キャリS<9>はロー論理値を持ち、制御データACC<9>及び出力キャリS<9>は両方ともロー論理値を持つので、制御信号発生回路500の出力である選択制御信号SCはロー論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>は7番目のクロックCKに同期されて“058”のデータを出力する。
【0067】
7番目のクロックCKに同期して、データ選択回路300の出力である選択データACC<8:0>は“040”のデータを出力し、制御データACC<9>はロー論理値を出力する。減算器400の減算結果データS<8:0>は“1DO”であり出力キャリS<9>はロー論理値を持ち、制御データACC<9>及び出力キャリS<9>は両方ともロー論理値を持つので、制御信号発生回路500の出力である選択制御信号SCはロー論理値を出力し、結果データ発生回路600の出力である結果データQUO<8:0>は8番目のクロックCKに同期されて“0BO”のデータを出力する。
【0068】
8番目のクロックCKに同期されて、データ選択回路300の出力である選択データACC<8:0>は“080”のデータを出力し、制御データACC<9>はロー論理値を出力する。減算器400の減算結果データS<8:0>は“010”であり出力キャリS<9>はハイ論理値を持ち、時間制御信号TLはロー論理値を持つので、制御信号発生回路500の出力である選択制御信号SCはロー論理値を出力する。
【0069】
8番目のクロックCKに同期されて出力される結果データQUO<8:0>である“OBO”は2進数で“010110000”であり、この中で最上位ビットを捨てて残りのビットを選択すると2進数で“10110000”となる。これを十進数に変えると“1*1/2+1*1/8+1*1/16=0.6875”である。
【0070】
また、上記の例で被除数データADAT<8:0>が十進数“78”であり、除数データBDAT<8:0>が十進数“112”であるので、この割り算の結果は“78/112=0.6964”である。
【0071】
以上、詳細に説明したように、本実施の形態による並列処理用割り算回路は、比較的簡単なハードウェアにより構成可能であるとともに、実際の割り算結果と比較しても約±1.5%程度の誤差に収まるので正確な割り算の結果を得ることが可能となる。
【0072】
【発明の効果】
以上、詳細に説明したように本発明によれば、被除数が除数より小さくて余りが小数点以下になる並列処理用割り算回路を、簡単なハードウェア構成により形成することが可能となる。また、本発明によれば、誤差の小さい正確な割り算結果を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明による並列処理用割り算回路の実施の形態を示す機能ブロック図。
【図2】図1に示した並列処理用割り算回路における時間制御回路の機能ブロック図。
【図3】図2に示した時間制御回路におけるラッチ回路の回路図。
【図4】図1に示した並列処理用割り算回路におけるデータレジスタの回路図。
【図5】図1に示した並列処理用割り算回路におけるデータ選択回路の回路図。
【図6】図1に示した並列処理用割り算回路における結果データ発生回路の一部を示す回路図。
【図7】図1に示した並列処理用割り算回路における結果データ発生回路の他の部を示す回路図。
【図8】図1に示した並列処理用割り算回路の動作タイミング図。
【符号の説明】
100 時間制御回路
200 データレジスタ
300 データ選択回路
400 減算器
500 制御信号発生回路
600 結果データ発生回路
Claims (19)
- 被除数データ、被除数データより大きい除数データ、始動信号、及びリセット信号を受信して、前記リセット信号が活性化される場合には初期化され、初期化された以後、前記始動信号が活性化される場合には割り算を実行する割り算回路に於いて、
前記始動信号及びクロックを受信して割り算の結果データを出力するための時間を制御する時間制御信号を出力する時間制御手段と、
前記除数データを受信して始動信号によりクロックに同期して前記除数データを反転させた除数格納データを出力するデータレジスタと、
前記被除数データ、始動信号及びクロックを受信して、前記始動信号により前記被除数データまたは以前に選択されたデータを1ビットずつ左側にシフトしたデータを選択し、または以前に選択したデータから前記除数格納データを1ビットずつ左側にシフトしたデータを選択して、選択データと制御データを出力するデータ選択手段と、
前記除数格納データ及び前記選択データを受信して、減算を実行した後、その減算結果データ及び減算結果オーバーフローの有無を示す出力キャリを出力する減算器と、
前記時間制御信号、制御データ及び出力キャリを受信して前記時間制御信号の論理的レベルがハイであり、前記制御データまたは出力キャリの論理的レベルがハイである場合、論理的レベルがハイである選択制御信号を出力する制御信号発生手段と、
前記時間制御信号、選択制御信号及びクロックを受信して、前記時間制御信号により、前記選択制御信号をクロックに同期させて3番目のビットに格納し、これを1ビットずつ左側に循環シフトして、その結果データを出力する結果データ発生手段から構成されることを特徴とする並列処理用割り算回路。 - 前記時間制御手段は、
前記クロックにより内容を1ずつ減少させるダウンカウンタと、
前記ダウンカウンタの出力が所定の一定値になった場合、これを検出して第1リセット信号を出力する検出器と、
前記リセット信号が活性化された場合、または前記第1リセット信号が活性化された場合には論理的レベルがハイである信号を出力するラッチ手段と、
前記ラッチ手段の出力を受信して、前記クロックに同期されて時間制御信号を出力するフリップフロップとを有することを特徴とする請求項1記載の並列処理用割り算回路。 - 前記時間制御信号は、前記除数データがNビットである場合、N−2個のクロックの間の論理的レベルがハイであることを特徴とする請求項1または請求項2記載の並列処理用割り算回路。
- 前記ダウンカウンタは、前記時間制御信号の論理的レベルがローである場合にリセットされることを特徴とする請求項2記載の並列処理用割り算回路。
- 前記検出器は、否定論理積回路から構成されることを特徴とする請求項2記載の並列処理用割り算回路。
- 前記検出器は、
除数データが9ビットであり、前記ダウンカウンタの出力が十進数“10”である場合、論理的レベルがローである信号を出力することを特徴とする請求項2または請求項5記載の並列処理用割り算回路。 - 前記ラッチ手段は、
第1入力端子と第2入力端子と第3入力端子とを有する第1否定論理和手段と、第1入力端子と第2入力端子を有する第2否定論理和手段とから構成され、
前記第1否定論理和手段において、前記第1入力端子は前記リセット信号を反転させた信号を入力し、前記第2入力端子は前記第1リセット信号を反転させた信号を入力し、前記第3入力端子は前記第2否定論理和手段の出力を入力し、
前記第2否定論理和手段において、前記第1入力端子は前記第1否定論理和手段の出力を入力し、第2入力は始動信号を入力することを特徴とする請求項2記載の並列処理用割り算回路。 - 前記データレジスタは、
前記始動信号の論理的レベルがハイである場合、除数データを反転させた被除数データを出力することを特徴とする請求項1記載の並列処理用割り算回路。 - 前記データレジスタは、
前記始動信号の論理的レベルがハイである場合には前記除数データの中で1ビットを受信してこれを反転させて出力し、前記始動信号の論理的レベルがローである場合には以前の状態のデータを出力する除数データ通路手段と、
前記クロックに同期して前記除数データ通路手段の出力を保持するフリップフロップとを備えた複数のデータレジスタを有することを特徴とする請求項1または請求項8記載の並列処理用割り算回路。 - 前記除数データ通路手段は、前記始動信号及び除数データの中の1ビットを入力してこれを論理積する第1論理積手段と、
前記始動信号の反転された信号及び前記フリップフロップの出力を反転させた信号を入力してこれの論理積をとる第2論理積手段と、
前記第1論理積手段の出力及び前記第2論理積手段の出力を入力してこれを否定論理和する第3論理和手段とを有することを特徴とする請求項9記載の並列処理用割り算回路。 - 前記データ選択手段は、
前記始動信号の論理的レベルがハイである場合には前記被除数データを選択し、前記始動信号及び前記選択制御信号の論理的レベルがローである場合には以前に選択したデータを1ビットずつシフトしたデータを選択し、前記始動信号の論理的レベルがローであり前記選択制御信号の論理的レベルがハイである場合には前記減算結果データを1ビットずつ左側にシフトしたデータを選択することを特徴とする請求項1記載の並列処理用割り算回路。 - 前記データ選択手段は、
前記選択制御信号を反転させた信号と前記始動信号を反転させた信号とを受信してこれを論理積した第1制御信号を出力し、前記選択制御信号と前記始動信号を反転させた信号を受信してこれを論理積した第2制御信号を出力する選択制御信号発生手段と、
前記被除数データのビット数よりも多い複数の被除数データ通路手段及び前記複数の被除数データ通路手段の各々の出力を受信して、前記クロックに同期されてこれを出力する複数のフリップフロップとを有し、
前記複数の被除数データ通路手段は前記第1制御信号、第2制御信号及び前記始動信号により前記被除数データを選択し、または減算結果データを選択し、または前段のフリップフロップの出力を選択することを特徴とする請求項1または請求項11記載の並列処理用割り算回路。 - 前記複数の被除数データ通路手段に於いて、
最下位ビットの通路手段は、前記被除数データの最下位ビット及び前記始動信号を受信してこれを論理積する第3論理積手段を備え、
最上位ビットの通路手段は、前段のフリップフロップの出力及び前記第1制御信号を受信してこれを論理積する第1否定論理積手段と、前記減算結果データの最上位ビットと前記第2制御信号を受信してこれを否定論理積する第2否定論理積手段と、前記第1否定論理積手段の出力と前記第2否定論理積手段の出力を受信してこれを論理積する第3否定論理積手段とを備え、
最下位ビットの通路手段及び最上位ビットの通路手段以外の被除数通路手段は、各々前段のフリップフロップの出力及び前記第1制御信号を受信してこれを論理積する第4否定論理積手段と、前記減算結果データの中で最上位ビットの以外のビットらの中の1ビットし前記第2制御信号を受信してこれを論理積する第4論理積手段と、前記始動信号と前記被除数データの中で最上位ビットの以外のビットらの中の1ビットを受信してこれを論理積する第5論理積手段と、前記第4論理積手段の出力と前記第5論理積手段の出力を受信してこれを論理和する第4否定論理和手段と、前記第4否定論理積手段の出力と前記第4否定論理和手段の出力を受信してこれを否定論理積する第5否定論理積手段とを備えることを特徴とする請求項12記載の並列処理用割り算回路。 - 前記制御信号発生手段は、前記制御データ及び出力キャリらを受信してこれを論理和する第5否定論理和手段と、前記時間制御信号を反転させた信号と前記第5否定論理和手段の出力を受信してこれを論理和する第6否定論理和手段とを有することを特徴とする請求項1記載の並列処理用割り算回路。
- 前記結果データ発生手段は、前記時間制御信号の論理的レベルがハイである場合には前記選択制御信号をクロックに同期して3番目のビットに格納してこれを1ビットずつ左側に循環シフトし、前記時間制御信号の論理的レベルがローである場合には以前に格納されたデータをラッチすることを特徴とする請求項1記載の並列処理用割り算回路。
- 前記結果データ発生手段は、前記除数データがNビットである場合、N−2回シフトすることを特徴とする請求項1または請求項15記載の並列処理用割り算回路。
- 前記結果データ発生手段は、複数の結果データ通路手段と、前記複数の結果データ通路手段の各々の出力を受信して前記クロックに同期してこれを出力する複数のフリップフロップとを有し、
前記複数の結果データ通路手段の中で、
第1結果データ通路手段は、前記時間制御信号及び前記選択制御信号を受信してこれを論理積する第6論理積手段と、前記時間制御信号を反転させた信号及び複数のフリップフロップの中で2番目ビットのデータを格納しているフリップフロップの出力を受信してこれを論理積する第7論理積手段と、前記第6論理積手段の出力及び前記第7論理積手段の出力を受信してこれを論理和する第1論理和手段とを備え、
第1結果データ通路手段以外の結果データ通路手段は、各々前記時間制御信号及び前段のフリップフロップの出力を受信してこれを論理積する第8論理積手段と、前記時間制御信号を反転させた信号及び前記該当結果データ通路手段の出力を格納しているフリップフロップの出力を受信してこれを論理積する第9論理積手段と、前記第8論理積手段の出力及び前記第9論理積手段の出力を受信してこれを論理和する第2論理和手段とを備えることを特徴とする請求項1または請求項15記載の並列処理用割り算回路。 - 被除数データ、被除数データより大きい除数データ、始動信号及びリセット信号を受信して、前記リセット信号が活性化される場合に初期化され、初期化以後に前記始動信号が活性化される場合には割り算を実行する割り算回路において、
前記始動信号が活性化される場合にはクロックに同期されて論理的レベルがハイであり、前記始動信号の論理的レベルがローである場合には割り算の実行を終了する時間制御信号を発生する時間制御信号発生段階と、
前記始動信号が活性化される場合に前記被除数データを受信して前記被除数データから前記除数データを減算してその減算結果データ及び減算結果オーバーフローの発生有無を示す出力キャリを出力する第1減算段階と、
前記第1減算段階で前記出力キャリの論理的レベルがローであると、前記被除数データを左側に1ビットシフトし、最下位ビットにロー論理値を入力した第1被除数データを出力する第1シフト段階と、
前記始動信号が活性化される場合に前記被除数データを受信して前記被除数データから前記除数データを減算してその減算結果データ及び減算結果オーバーフローの発生有無を示す出力キャリを出力する第1減算段階と、
前記第1減算段階で前記出力キャリの論理的レベルがローであると、前記被除数データを左側に1ビットシフトし、最下位ビットにロー論理値を入力した第1被除数データを出力する第1シフト段階と、
前記第1減算段階で前記出力キャリの論理的レベルがハイであると、前記減算結果データを左側に1ビットシフトし、最下位ビットにロー論理値を入力した第1被除数データをのの出力する第1シフト段階と、
前記第1減算段階で前記出力キャリの論理的レベルがハイであると、前記減算結果データを左側に1ビットシフトし、最下位ビットにロー論理値を入力した第2被除数データを出力する第2シフト段階と、
前記被除数データまたは第2被除数データから前記除数データを減算第2減算段階と、
前記時間制御信号の論理的レベルがローになるまでに、前記第2減算段階で出力キャリの論理的レベルがハイである場合または前記第1被除数データの最上位ビットの論理的レベルがハイである場合には前記第2シフト段階及び第2減算段階を実行し、前記出力キャリと前記第1被除数データまたは第2被除数データの最上位ビットの論理的レベルが全部ローである場合には前記第1シフト段階及び前記第2減算段階を実行し、
前記時間制御信号の論理的レベルがローになるまでに、前記第1シフト段階を実行すると3番目ビットにロー論理値を入力し、前記第2シフト段階を実行すると3番目ビットにハイ論理値を入力して、3番目ビットから左側に1ビットずつ循環シフトを実行する循環シフト段階を実行することを特徴とする並列処理用割り算回路。 - 前記循環シフト段階は、前記除数データがNビットである場合にはN−2回シフトを実行することを特徴とする請求項18記載の並列処理用割り算回路。
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