JPH0573271A - 除算回路 - Google Patents
除算回路Info
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- JPH0573271A JPH0573271A JP3235782A JP23578291A JPH0573271A JP H0573271 A JPH0573271 A JP H0573271A JP 3235782 A JP3235782 A JP 3235782A JP 23578291 A JP23578291 A JP 23578291A JP H0573271 A JPH0573271 A JP H0573271A
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Abstract
(57)【要約】
【目的】クロックに同期して除数データのシフトと加減
算を繰り返して除算を行なう除算回路において、除算演
算時間の短縮を図る。 【構成】除数データの入るレジスタ９と比除数データの
入るレジスタ１０を、最上位の“１”検出回路１３，１
４によって最初に“１”が表われる最上位のビットを検
出し、比較器１５によって比較差を求め、比較差分を除
数データの入るレジスタ９と商が入るレジスタ８のシフ
トを行なう。
算を繰り返して除算を行なう除算回路において、除算演
算時間の短縮を図る。 【構成】除数データの入るレジスタ９と比除数データの
入るレジスタ１０を、最上位の“１”検出回路１３，１
４によって最初に“１”が表われる最上位のビットを検
出し、比較器１５によって比較差を求め、比較差分を除
数データの入るレジスタ９と商が入るレジスタ８のシフ
トを行なう。
Description
【０００１】
【産業上の利用分野】本発明は除算回路に関し、特に多
数桁のデータを処理し、更に高速化が要求される除算回
路方式に関する。
数桁のデータを処理し、更に高速化が要求される除算回
路方式に関する。
【０００２】
【従来の技術】図４は従来の３２ビット符号なしデータ
除算を行なう回路構成のブロック図、図５は図４での除
算のフロー図である。
除算を行なう回路構成のブロック図、図５は図４での除
算のフロー図である。
【０００３】図４において本除算回路は、３２ビットレ
ジスタ２，３，４と、ダウンカウンタ１と、３２ビット
減算器５と、マルチプレクサ６とを含み構成される。ま
た、図４中、φは内部クロック信号であり、φ（否定
値）はφの反転信号である。
ジスタ２，３，４と、ダウンカウンタ１と、３２ビット
減算器５と、マルチプレクサ６とを含み構成される。ま
た、図４中、φは内部クロック信号であり、φ（否定
値）はφの反転信号である。
【０００４】レジスタ２，３，４は３２ビット幅のデー
タ入力線ＤＩＮから信号φ（否定値）に同期してデータ
を取り入れ、３２ビット幅のデータ出力線ＤＯＵＴへ信
号φに同期してデータを出力することができる。また、
レジスタ３は信号φ（否定値）に同期して１ビット左お
よび１ビット右シフト機能をもち、レジスタ２はφ（否
定値）に同期して最下位ビットに減算器５の出力ＯＵＴ
２を入力しながら、１ビット左シフトする機能をもつ。
タ入力線ＤＩＮから信号φ（否定値）に同期してデータ
を取り入れ、３２ビット幅のデータ出力線ＤＯＵＴへ信
号φに同期してデータを出力することができる。また、
レジスタ３は信号φ（否定値）に同期して１ビット左お
よび１ビット右シフト機能をもち、レジスタ２はφ（否
定値）に同期して最下位ビットに減算器５の出力ＯＵＴ
２を入力しながら、１ビット左シフトする機能をもつ。
【０００５】カウンタ１は、クロックφに同期してダウ
ンカウントする。減算器５は、入力ＩＮ１とＩＮ２の減
算をして、ＯＵＴ１で出力する。また、減算器５のＯＵ
Ｔ２からは、減算結果の正，負によって、それぞれ
〔１〕，
ンカウントする。減算器５は、入力ＩＮ１とＩＮ２の減
算をして、ＯＵＴ１で出力する。また、減算器５のＯＵ
Ｔ２からは、減算結果の正，負によって、それぞれ
〔１〕，
〔０〕を出力する。
【０００６】図４の回路構成における除算は、図５のフ
ローにそって実行される。
ローにそって実行される。
【０００７】図５において、まず処理ａ１において、レ
ジスタ４へ被除数をセットし、レジスタ３へ除数をセッ
トし、レジスタ２をクリアする。
ジスタ４へ被除数をセットし、レジスタ３へ除数をセッ
トし、レジスタ２をクリアする。
【０００８】次の処理ａ２において、レジスタ３の最上
位ビットが“１”になるまで、レジスタ３を左シフトす
る。処理ａ３において、処理ａ２でのレジスタ３のシフ
ト量をカウンタ１へセットする。
位ビットが“１”になるまで、レジスタ３を左シフトす
る。処理ａ３において、処理ａ２でのレジスタ３のシフ
ト量をカウンタ１へセットする。
【０００９】処理ａ４において、カウンタ１が
〔０〕よ
りも小さいとき処理ａ６へ、
りも小さいとき処理ａ６へ、
〔０〕か〔０）より大のと
き処理ａ５へ移行する。処理ａ６では、レジスタ２から
商をレジスタ４から余りを取り出して終了する。処理ａ
５では、減算器５で〔レジスタ４−レジスタ３〕の演算
を行なう。
き処理ａ５へ移行する。処理ａ６では、レジスタ２から
商をレジスタ４から余りを取り出して終了する。処理ａ
５では、減算器５で〔レジスタ４−レジスタ３〕の演算
を行なう。
【００１０】処理ａ５での演算結果が
〔０〕より小のと
きは処理ａ１０へ、
きは処理ａ１０へ、
〔０〕か
〔０〕より大のとき処理ａ
８へ移行する。処理ａ８では、減算器５の出力をレジス
タ４へ格納する。次に処理ａ９において、レジスタ２を
左へ１ビットシフトし、最下位ビットに“１”をセット
する。
８へ移行する。処理ａ８では、減算器５の出力をレジス
タ４へ格納する。次に処理ａ９において、レジスタ２を
左へ１ビットシフトし、最下位ビットに“１”をセット
する。
【００１１】処理ａ１０では、レジスタ４で前の状態を
保持する。処理ａ１１では、レジスタ２を左へ１ビット
シフトし、最下位ビットに“０”をセットする。処理ａ
１２において、レジスタ３を右へ１ビットシフトし、最
上位ビットには“０”をセットする。処理ａ１３では、
〔カウンタ１＝カウンタ１−１〕の処理を行い、前記処
理ａ４にもどる。
保持する。処理ａ１１では、レジスタ２を左へ１ビット
シフトし、最下位ビットに“０”をセットする。処理ａ
１２において、レジスタ３を右へ１ビットシフトし、最
上位ビットには“０”をセットする。処理ａ１３では、
〔カウンタ１＝カウンタ１−１〕の処理を行い、前記処
理ａ４にもどる。
【００１２】図５において処理ａ４から処理ａ１３まで
のループは、図４でのクロック信号φの１サイクルで動
作し、処理ａ３で設定されたカウンタ値の回数実行され
る。処理ａ３で設定されるカウンタの最大値は、除数デ
ータが〔１〕のときで３１となり、図５の処理ａ４〜処
理ａ１３の除算ループに、クロック３１サイクル分の時
間が必要であった。
のループは、図４でのクロック信号φの１サイクルで動
作し、処理ａ３で設定されたカウンタ値の回数実行され
る。処理ａ３で設定されるカウンタの最大値は、除数デ
ータが〔１〕のときで３１となり、図５の処理ａ４〜処
理ａ１３の除算ループに、クロック３１サイクル分の時
間が必要であった。
【００１３】
【発明が解決しようとする課題】前述した従来の除算回
路は、同期クロック１サイクル中に１回の加減算，及び
１回の演算結果判断しかできないために、カウンタにセ
ットされたカウント値分のサイクルのループ時間が必要
となり、データの桁数が増加するに伴い、ループの数が
増加し、演算の高速化が図れないという欠点がある。
路は、同期クロック１サイクル中に１回の加減算，及び
１回の演算結果判断しかできないために、カウンタにセ
ットされたカウント値分のサイクルのループ時間が必要
となり、データの桁数が増加するに伴い、ループの数が
増加し、演算の高速化が図れないという欠点がある。
【００１４】本発明の目的は、前記欠点を解決し、高速
で演算できるようにした除算回路を提供することにあ
る。
で演算できるようにした除算回路を提供することにあ
る。
【００１５】
【課題を解決するための手段】本発明の除算回路の構成
は、除数データと被除数データとが入力され、前記除数
データ、前記被除数データの最上位にある“１”を検出
する最上位の“１”検出回路と、前記最上位の“１”検
出回路により検出された信号を比較する比較器と、前記
比較器により出力される比較差分をシフトする機能をも
つレジスタ及びカウンタとを備えていることを特徴とす
る。
は、除数データと被除数データとが入力され、前記除数
データ、前記被除数データの最上位にある“１”を検出
する最上位の“１”検出回路と、前記最上位の“１”検
出回路により検出された信号を比較する比較器と、前記
比較器により出力される比較差分をシフトする機能をも
つレジスタ及びカウンタとを備えていることを特徴とす
る。
【００１６】
【実施例】図１は本発明の一実施例の除算回路の３２ビ
ット符号なしデータの除算を行なうブロック図であり、
図２，図３は図１での除算のフロー図である。
ット符号なしデータの除算を行なうブロック図であり、
図２，図３は図１での除算のフロー図である。
【００１７】図２では処理ａ１から処理ａ７まで、図３
では処理ａ８から処理ａ１９までを示し、図２中のｍ，
ｎは図３中のｍ，ｎと各々結線され、図２，図３を合わ
せて、全体のフロー図となる。
では処理ａ８から処理ａ１９までを示し、図２中のｍ，
ｎは図３中のｍ，ｎと各々結線され、図２，図３を合わ
せて、全体のフロー図となる。
【００１８】図１において、本実施例の除算回路は、カ
ウンタ７と、３２ビットレジスタ８，９，１０と、最上
位の“１”検出回路１３，１４と、比較器１５と、３２
ビット減算器１１と、マルチプレクサ１２とを含み構成
される。また、信号φは内部クロック信号であり、信号
φ（否定値）はφの反転信号である。
ウンタ７と、３２ビットレジスタ８，９，１０と、最上
位の“１”検出回路１３，１４と、比較器１５と、３２
ビット減算器１１と、マルチプレクサ１２とを含み構成
される。また、信号φは内部クロック信号であり、信号
φ（否定値）はφの反転信号である。
【００１９】ここで、レジスタ８，９，１０は、３２ビ
ット幅のデータ入力線ＤＩＮからクロック信号φ（否定
値）に同期してデータを取り入れ、クロック信号φに同
期して、３２ビット幅のデータ出力線ＤＯＵＴへデータ
を出力することができる。レジスタ９は、クロック信号
φ（否定値）に同期して、左１ビットシフト及び比較器
１５により出力された比較差分の右シフト機能をもつ。
ット幅のデータ入力線ＤＩＮからクロック信号φ（否定
値）に同期してデータを取り入れ、クロック信号φに同
期して、３２ビット幅のデータ出力線ＤＯＵＴへデータ
を出力することができる。レジスタ９は、クロック信号
φ（否定値）に同期して、左１ビットシフト及び比較器
１５により出力された比較差分の右シフト機能をもつ。
【００２０】また、レジスタ８は、クロック信号φ（否
定値）に同期して減算器１１の出力ＯＵＴ２を入力しな
がら、左１ビットシフト又は比較器１５により出力され
た比較差分の左シフトする機能をもつ。
定値）に同期して減算器１１の出力ＯＵＴ２を入力しな
がら、左１ビットシフト又は比較器１５により出力され
た比較差分の左シフトする機能をもつ。
【００２１】最上位の“１”検出回路１３，１４は、レ
ジスタ９，レジスタ１０のデータを入力して最初に
“１”が表われる最上位ビットを検出する機能をもつ。
比較器１５は、検出回路１３，１４により検出された最
上位ビット位置によって、ビット間の比較差を出力する
機能をもつ。減算器１１は、入力ＩＮ１とＩＮ２の減算
をして、出力ＯＵＴ１で出力する。また出力ＯＵＴ２か
らは、減算結果の正，負によって〔１〕，
ジスタ９，レジスタ１０のデータを入力して最初に
“１”が表われる最上位ビットを検出する機能をもつ。
比較器１５は、検出回路１３，１４により検出された最
上位ビット位置によって、ビット間の比較差を出力する
機能をもつ。減算器１１は、入力ＩＮ１とＩＮ２の減算
をして、出力ＯＵＴ１で出力する。また出力ＯＵＴ２か
らは、減算結果の正，負によって〔１〕，
〔０〕を出力
する。
する。
【００２２】マルチプレクサ１２は、減算器１１のＯＵ
Ｔ２出力の〔１〕，
Ｔ２出力の〔１〕，
〔０〕によって、減算器１２の出力
ＯＵＴ１またはレジスタ１０の出力を選択して、レジス
タ１０へ入力する。
ＯＵＴ１またはレジスタ１０の出力を選択して、レジス
タ１０へ入力する。
【００２３】次に図１での除算回路のフローについて、
図２，図３を用いて説明する。
図２，図３を用いて説明する。
【００２４】図２において、まず処理ｂ１でレジスタ１
０へ被除数をセットし、レジスタ９へ除数をセットし、
レジスタ８をクリアする。次に処理ｂ２でレジスタ９の
最上位ビットが“１”になるまで、レジスタ９を左シフ
トする。処理ｂ３では、処理ｂ２でのレジスタ９のシフ
ト量をカウンタ７へセットする。
０へ被除数をセットし、レジスタ９へ除数をセットし、
レジスタ８をクリアする。次に処理ｂ２でレジスタ９の
最上位ビットが“１”になるまで、レジスタ９を左シフ
トする。処理ｂ３では、処理ｂ２でのレジスタ９のシフ
ト量をカウンタ７へセットする。
【００２５】処理ｂ４において、カウンタ７が
〔０〕よ
り小のとき処理ｂ５へ、そうでないとき処理ｂ６，ｂ７
へ移行する。処理ｂ５では、レジスタ８から商を、レジ
スタ１０から余りを取り出す。処理６では、減算器１１
で〔レジスタ１０−レジスタ９〕の演算を行なう。
り小のとき処理ｂ５へ、そうでないとき処理ｂ６，ｂ７
へ移行する。処理ｂ５では、レジスタ８から商を、レジ
スタ１０から余りを取り出す。処理６では、減算器１１
で〔レジスタ１０−レジスタ９〕の演算を行なう。
【００２６】処理ｂ７では、レジスタ９，レジスタ１０
のデータを、最上位の“１”検出回路１３，１４を介し
て、比較器１５によって最初に“１”が表われる最上位
ビットの差をとる。
のデータを、最上位の“１”検出回路１３，１４を介し
て、比較器１５によって最初に“１”が表われる最上位
ビットの差をとる。
【００２７】次に図３において、処理ｂ８では、処理ｂ
２での比較差が“１”以上のとき処理ｂ１６へ、そうで
ないとき処理ｂ９へ移行する。処理ｂ９にて、処理ｂ６
の演算結果が０より小のとき処理ｂ１２へ、そうでない
とき処理ｂ１０へ移行する。処理ｂ１０では、減算器１
１の出力をレジスタ１０へ格納する。
２での比較差が“１”以上のとき処理ｂ１６へ、そうで
ないとき処理ｂ９へ移行する。処理ｂ９にて、処理ｂ６
の演算結果が０より小のとき処理ｂ１２へ、そうでない
とき処理ｂ１０へ移行する。処理ｂ１０では、減算器１
１の出力をレジスタ１０へ格納する。
【００２８】処理ｂ１１では、レジスタ８を左へ１ビッ
トシフトし、最下位ビットに“１”をセットする。処理
ｂ１２では、レジスタ１０は前の状態を保持させる。処
理ｂ１３では、レジスタ８を左へ１ビットシフトし、最
下位ビットに“０”をセットする。
トシフトし、最下位ビットに“１”をセットする。処理
ｂ１２では、レジスタ１０は前の状態を保持させる。処
理ｂ１３では、レジスタ８を左へ１ビットシフトし、最
下位ビットに“０”をセットする。
【００２９】処理ｂ１４において、レジスタ９を右へ１
ビットシフトし、最上位ビットには“０”をセットす
る。処理ｂ１５において、〔カウンタ７＝カウンタ７−
１〕を実行する。処理ｂ１６において、レジスタ１０は
前の状態を保持させる。
ビットシフトし、最上位ビットには“０”をセットす
る。処理ｂ１５において、〔カウンタ７＝カウンタ７−
１〕を実行する。処理ｂ１６において、レジスタ１０は
前の状態を保持させる。
【００３０】処理ｂ１７において、レジスタ８へ比較差
分だけ左へシフトしながら、“０”をシフト分だけセッ
トする。処理ｂ１８において、レジスタ９を比較差分だ
け右へシフトし、シフト分だけ“０”をセットする。処
理ｂ１９において、〔カウンタ７＝カウンタ７−比較
差〕を実行する。処理ｂ１５，ｂ１９の次は、処理ｂ４
へ移行する。
分だけ左へシフトしながら、“０”をシフト分だけセッ
トする。処理ｂ１８において、レジスタ９を比較差分だ
け右へシフトし、シフト分だけ“０”をセットする。処
理ｂ１９において、〔カウンタ７＝カウンタ７−比較
差〕を実行する。処理ｂ１５，ｂ１９の次は、処理ｂ４
へ移行する。
【００３１】処理ｂ４〜処理ｂ１９のループは、図１で
のクロック信号φの１サイクルで動作し、処理ｂ６とｂ
７は並列処理が行われ、処理ｂ８によって処理ｂ７の処
理結果を判断し、処理６の処理を有効とするか、または
処理７の処理出力を有効とするかが決定される。
のクロック信号φの１サイクルで動作し、処理ｂ６とｂ
７は並列処理が行われ、処理ｂ８によって処理ｂ７の処
理結果を判断し、処理６の処理を有効とするか、または
処理７の処理出力を有効とするかが決定される。
【００３２】以上本実施例では、内部クロックに同期し
て除数データのシフトと被除数データとの加減算を繰り
返して除算を行なう除算回路において、除数データと被
除数データを入力し、最初に“１”が表われる最上位ビ
ットを検出することにより、演算結果判断を行なうこと
を特徴とする。
て除数データのシフトと被除数データとの加減算を繰り
返して除算を行なう除算回路において、除数データと被
除数データを入力し、最初に“１”が表われる最上位ビ
ットを検出することにより、演算結果判断を行なうこと
を特徴とする。
【００３３】
【発明の効果】以上説明したように、本発明は、除算フ
ロー中において変則的に変化する被除数データと除数デ
ータを入力し、最初に“１”が表われる最上位ビットを
検出し比較することで差を求め、除数データを比較差分
だけシフトすることによって、除算フローのループ実行
回数が従来と比べ、最高で１／（ｎビット−１）倍にな
り、最低でも従来と同じ回数で処理することができ、大
幅に除算時の高速化が図れるという効果がある。
ロー中において変則的に変化する被除数データと除数デ
ータを入力し、最初に“１”が表われる最上位ビットを
検出し比較することで差を求め、除数データを比較差分
だけシフトすることによって、除算フローのループ実行
回数が従来と比べ、最高で１／（ｎビット−１）倍にな
り、最低でも従来と同じ回数で処理することができ、大
幅に除算時の高速化が図れるという効果がある。
【図１】本発明の一実施例の除算回路を示すブロック図
である。
である。
【図２】図１の除算回路の処理の前半を示すフロー図で
ある。
ある。
【図３】図１の除算回路の処理の後半を示すフロー図で
ある。
ある。
【図４】従来の除算回路を示すブロック図である。
【図５】図４の除算回路の処理を示すフロー図である。
１，７ ダウンカウンタ ２，８ 左シフト機能付き３２ビットレジスタ ３，９ 左右シフト機能付き３２ビットレジスタ ４，１０ ３２ビットレジスタ ５，１１ ３２ビット減算器 ６，１２ マルチプレクサ １３，１４ ３２ビットデータの最上位の“１”検出
回路 １５ 比較器 ＤＩＮ ３２ビットデータ入力線 ＤＯＵＴ ３２ビットデータ出力線 ａ１〜ａ１３，ｂ１〜ｂ１９ 処理
回路 １５ 比較器 ＤＩＮ ３２ビットデータ入力線 ＤＯＵＴ ３２ビットデータ出力線 ａ１〜ａ１３，ｂ１〜ｂ１９ 処理
Claims (1)
- 【請求項１】 除数データと被除数データとが入力さ
れ、前記除数データ、前記被除数データの最上位にある
“１”を検出する最上位の“１”検出回路と、前記最上
位の“１”検出回路により検出された信号を比較する比
較器と、前記比較器により出力される比較差分をシフト
する機能をもつレジスタ及びカウンタとを備えているこ
とを特徴とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235782A JPH0573271A (ja) | 1991-09-17 | 1991-09-17 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235782A JPH0573271A (ja) | 1991-09-17 | 1991-09-17 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573271A true JPH0573271A (ja) | 1993-03-26 |
Family
ID=16991167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235782A Pending JPH0573271A (ja) | 1991-09-17 | 1991-09-17 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244740A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 誤り訂正回路 |
| WO1995016951A1 (fr) * | 1993-12-15 | 1995-06-22 | Silicon Graphics Inc. | Procede et dispositif de division d'un nombre entier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112627A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Division control system |
-
1991
- 1991-09-17 JP JP3235782A patent/JPH0573271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112627A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Division control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244740A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 誤り訂正回路 |
| WO1995016951A1 (fr) * | 1993-12-15 | 1995-06-22 | Silicon Graphics Inc. | Procede et dispositif de division d'un nombre entier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |