JPH10283164A

JPH10283164A - 除算回路

Info

Publication number: JPH10283164A
Application number: JP9088187A
Authority: JP
Inventors: Naoyoshi Yano; 直佳矢野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 1998-10-23
Anticipated expiration: 2017-04-07
Also published as: US6047305A; US6477557B1; JP3544821B2

Abstract

(57)【要約】【課題】この発明は、被除数及び／又は除数の負の値
を正の値に変換することなく符号付の除算を行い、正確
な商と剰余を求めることができる除算回路を提供するこ
とを課題とする。【解決手段】この発明は、符号が付いた状態での回復
型又は非回復型の除算過程において、部分剰余の一部と
除数との絶対値の比較を行ない、部分剰余の一部が大き
い場合又は双方が等しい場合はその桁の商を１とし、小
さい場合には商を０として除算を行うように構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、除算回路、特に符
号付除算を行なう除算回路に関する。

【０００２】

【従来の技術】従来、２の補数表示された符号付きの被
除数及び除数の除算を行う場合に、正確な商及び剰余を
求めようとすると、負の被除数及び／又は除数を正に変
換して除算を行なっていた。この代表的な除算アルゴリ
ズムとして、回復型（引き戻し法）の除算と非回復型
（引き放し法）の除算の２例を挙げて説明する。

【０００３】まずはじめに、従来の回復型除算のアルゴ
リズムを、図６に示す除算回路の構成を参照して説明す
る。

【０００４】図６において、ｎビットの被除数をａ、ｎ
ビットの除数をｂとすると、除算回路は、除算実行中に
部分剰余の上位側を格納し除算終了時に剰余を格納する
ｎビットの剰余レジスタ１０１と、除算開始時に被除数
を格納し除算実行中に部分剰余の下位側と商を順次格納
するｎビットの被除数＆商レジスタ１０２と、除数を格
納するｎビットの除数レジスタ１０３と、ｎビットの減
算器１０４と、剰余レジスタ１０１と被除数＆商レジス
タ１０２の内容を連結して上位側（図面左方向）に１ビ
ットシフトし最上位ビットをシフトアウトした上位ｎビ
ットのデータＰ’又は減算器１０４の出力を選択して剰
余レジスタ１０１に与えるセレクタ１０５と、減算器１
０４の減算結果を受けて商を決定し、セレクタ１０５を
選択制御する制御回路１０６を備えて構成されている。

【０００５】次に、このような構成の除算回路を用いた
除算動作を動作サイクルにしたがって説明する。

【０００６】まず、被除数ａ，除数ｂの双方とも負の場
合には補数をとり正の数に変換し、負でない場合にはそ
のままとし、この値をａ’、ｂ’とする（第１サイク
ル、第２サイクル、作用１）。

【０００７】次に、被除数ａ’を被除数＆商レジスタ１
０２に、除数ｂ’を除数レジスタ１０３にロードする。
剰余レジスタ１０１には、全ビット０をロードする（第
３サイクル、作用２）。

【０００８】次に、剰余レジスタ１０１、被除数＆商レ
ジスタ１０２をそれぞれ１ビット左にシフトし、シフト
後の両レジスタの連結した内容の上位ｎビットのデータ
をＰ’とする（第４サイクル、作用３−１）。続いて、
減算器１０４によってデータＰ’から除数レジスタ１０
３の出力を減じる（第４サイクル、作用３−２）。続い
て、被除数＆商レジスタ１０２は出力を左に１ビットシ
フトして格納する。減算器１０４の出力が負の時は被除
数＆商レジスタ１０２の最下位に商として０を書き込
み、減算器１０４の出力が負でなければ被除数＆商レジ
スタ１０２の最下位に商として１を書き込む（第４サイ
クル、作用３−３）。続いて、減算器１０４の出力が負
でなければ減算器１０４の出力を剰余レジスタ１０１に
格納し、減算器１０４の出力が負の時は剰余レジスタ１
０１にデータＰ’を格納する（引き戻し）（第４サイク
ル、作用３−４）。

【０００９】次に、上記第４サイクルの作用３−１〜３
−４をさらに（ｎ−１）回繰り返して行う（第５サイク
ル〜第（ｎ＋３）サイクル）。

【００１０】次に、被除数と除数の符号が同一の場合
は、被除数＆商レジスタ１０２の出力は商として、その
まま被除数＆商レジスタ１０２に保存される。一方、被
除数と除数の符号が異なる場合には、被除数＆商レジス
タ１０２の出力の補数をとり、被除数＆商レジスタ１０
２に書き戻される（第（ｎ＋４）サイクル、作用５）。

【００１１】次に、被除数が負でない場合は、剰余レジ
スタ１０１の出力は剰余としてそのまま保存される。一
方、被除数が負の場合には、剰余レジスタ１０１の出力
の補数をとり剰余レジスタ１０１に書き戻される（第
（ｎ＋５）サイクル、作用６）。

【００１２】最後に、被除数＆商レジスタ１０２には商
が格納され、剰余レジスタ１０１には剰余が格納され、
符号付の除算が終了する（第（ｎ＋６）サイクル、作用
７）。

【００１３】このようにして除算処理が行われ、例えば
被除数ａ＝１００１（２進数）（１０進数で−７を示
す）と除数ｂ＝００１１（２進数）（１０進数で３を示
す）の除算例を図７に示す。なお、図７において、剰余
レジスタ１０１の内容をＰと表記し、被除数＆商レジス
タ１０２の内容をＡと表記し、除数レジスタ１０３の内
容をＢと表記している。

【００１４】次に、従来の非回復型除算のアルゴリズム
を、図８に示す除算回路の構成を参照して説明する。

【００１５】上述した従来の回復型除算では、部分剰余
が負になった場合は、（剰余＋除数）×２−除数という
演算を行っているのと同じであった。そこで、（剰余＋
除数）×２−除数は剰余×２＋除数であるので、部分剰
余が負になった場合には、そのまま部分剰余を格納して
左に１ビットシフトし、部分剰余と除数の減算に代えて
加算を行ってもよい。この手法では回復型除算に比べて
サイクル当たりの演算時間を短縮することができる。こ
のような手法を用いたのが非回復型除算のアルゴリズム
である。

【００１６】図８において、ｎビットの被除数をａ、ｎ
ビットの除数をｂとすると、除算回路は、除算実行中に
部分剰余の上位側を格納し除算終了時に剰余を格納する
ｎビットの剰余レジスタ１１１と、除算開始時に被除数
を格納し除算実行中に部分剰余の下位側と商を順次格納
するｎビットの被除数＆商レジスタ１１２と、除数を格
納するｎビットの除数レジスタ１１３と、ｎビットの加
減算器１１４と、加減算器１１４の演算結果を受けて商
を決定し、加減算器１１４の演算結果にしたがって加減
算器１１４に加算又は減算を指示する制御回路１１５を
備えて構成されている。

【００１７】次に、このような構成の除算回路を用いた
除算動作を動作サイクルにしたがって説明する。

【００１８】まず、被除数ａ，除数ｂの双方とも負の場
合には補数をとり正の数に変換し、負でない場合にはそ
のままとし、この値をａ’、ｂ’とする（第１サイク
ル、第２サイクル、作用１）。

【００１９】次に、被除数ａ’を被除数＆商レジスタ１
１２に、除数ｂ’を除数レジスタ１１３にロードする。
剰余レジスタ１１１には全ビット０をロードする（第３
サイクル、作用２）。

【００２０】次に、剰余レジスタ１１１、被除数＆商レ
ジスタ１１２をそれぞれ１ビット左にシフトし、シフト
後の両レジスタの連結した内容の上位ｎビットのデータ
をＰ’とする（第４サイクル、作用３−１）。続いて、
加減算器１１４によってデータＰ’から除数レジスタ１
１３の出力を減じる（第４サイクル、作用３−２）。続
いて、被除数＆商レジスタ１１２は、出力を左に１ビッ
トシフトして格納する。被除数＆商レジスタ１１２の最
下位ビットに格納する値は、加減算器１１４の出力が負
の時は被除数＆商レジスタ１１２の最下位に商として０
を書き込み、加減算器１１４の出力が負でなければ被除
数＆商レジスタ１０２の最下位に商として１を書き込む
（第４サイクル、作用３−３）。続いて、加減算器１１
４の出力を剰余レジスタ１１１に格納する（第４サイク
ル、作用３−４）。

【００２１】次のサイクルにおいて、剰余レジスタ１１
１の出力が負の場合は、剰余レジスタ１１１，被除数＆
商レジスタ１１２をそれぞれ１ビット左にシフトする。
シフト後の両レジスタの連結した内容の上位ｎビットの
データＰ’と除数レジスタ１１３の出力を加減算器１１
４により加算する。一方、剰余レジスタ１１１の出力が
負でない場合には、剰余レジスタ１１１ならびに被除数
＆商レジスタ１１２をそれぞれ１ビット左にシフトし、
シフト後の両レジスタの連結した内容の上位ｎビットの
データＰ’から除数レジスタ１１３の出力を加減算器１
１４により減じる（第５サイクル、作用４−１）。続い
て、被除数＆商レジスタ１１２は出力を左に１ビットシ
フトして格納する。被除数＆商レジスタ１１２の最下位
ビットには、加減算器１１４の出力が負の時は商として
０を書き込み、加減算器１１４の出力が負でなければ商
として１を書き込む（第５サイクル、作用４−２）。続
いて、加減算器１１４の出力を剰余レジスタ１１１に格
納する（第５サイクル、作用４−３）。

【００２２】次に、上述した第５サイクルでの作用４−
１〜４−３をさらに（ｎ−２）回繰り返して行う（第６
サイクル〜第（ｎ＋３）サイクル）。

【００２３】次に、剰余レジスタ１１１の出力が負でな
ければ、剰余レジスタ１１１はそのままの値を保持す
る。一方、剰余レジスタ１１１の出力が負であれば、加
減算器１１４により剰余レジスタ１１１の出力と除数レ
ジスタ１１３の出力を加算して剰余レジスタ１１１に格
納する（第（ｎ＋４）サイクル、作用６）。

【００２４】次に、被除数と除数の符号が同一の場合
は、被除数＆商レジスタ１１２の出力はそのまま被除数
＆商レジスタ１１２に保存される。被除数と除数の符号
が異なる場合には、被除数＆商レジスタ１１２の出力の
補数をとり、被除数＆商レジスタ１１２に書き戻される
（第（ｎ＋５）サイクル、作用７）。

【００２５】次に、被除数が負でない場合は、剰余レジ
スタ１１１の出力はそのまま保持される。被除数が負の
場合には、剰余レジスタ１１１の出力の補数をとり、剰
余レジスタ１１１に書き戻される（第（ｎ＋６）サイク
ル、作用８）。

【００２６】最後に、被除数＆商レジスタ１１２には商
が格納され、剰余レジスタ１１１には剰余が格納され、
符号付の除算が終了する（第（ｎ＋７）サイクル、作用
９）。

【００２７】このようにして除算処理が行われ、例えば
前述した従来例と同様に被除数ａ＝１００１（２進数）
（１０進数で−７を示す）と除数ｂ＝００１１（２進
数）（１０進数で３を示す）の除算例を図９に示す。な
お、図９において、剰余レジスタ１１１の内容をＰと表
記し、被除数＆商レジスタ１１２の内容をＡと表記し、
除数レジスタ１１３の内容をＢと表記している。

【００２８】

【発明が解決しようとする課題】以上説明したように、
符号付の被除数及び除数の除算において、商及び剰余を
正確に求めようとすると、被除数及び／又は除数が負の
値の場合には、負の値の被除数及び／又は除数の２の補
数をとり負の値を正の値に変換し、正の値の被除数及び
除数で除算を行っていた。このため、被除数ならびに除
数の双方が負の値の場合には、両者とも２の補数をとら
なければならないため、補数をとるための時間が除算時
間に加わり、除算時間が長くなるという不具合を招いて
いた。また、被除数が負の値の場合には、剰余も２の補
数をとり補正しなければならず、さらに除算時間が長く
なっていた。

【００２９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、被除数及び／
又は除数の負の値を正の値に変換することなく符号付の
除算を行い、正確な商と剰余を求めることができる除算
回路を提供することにある。

【００３０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、符号付の除数を格納する除
数レジスタと、除算開始時に符号付の被除数を格納し、
除算実行中にはレジスタ内の値を所定ビットシフトしつ
つ保持する被除数レジスタと、加算又は減算を行なう加
減算器と、除算実行中に加減算器の出力を格納し、除算
終了時に剰余を格納する剰余レジスタと、商を格納する
商レジスタと、剰余レジスタに格納された内容の所定ビ
ットに被除数レジスタに格納された内容の上位所定ビッ
トを連結した連結値又は加減算器の演算結果を選択して
剰余レジスタに出力するセレクタと、部分剰余が０であ
るか否かを判別する判別器と、被除数と除数の符号を比
較する第１の比較器と、加減算器で行った演算結果の符
号が被除数の符号と同符号か否かを比較する第２の比較
器と、加減算器の演算結果、判別器の判別結果ならびに
第２の比較器の比較結果を受けて、商を決定し、セレク
タの選択を制御する制御回路を具備し、第１の比較器の
比較結果にしたがって連結値と除数を加減算器により加
算又は減算し、第２の比較器の比較結果にしたがって連
結値と除数の絶対値比較を行い、この比較結果ならびに
判別器による判別結果に基づいて商を決定し、商の値に
したがってセレクタにより選択された演算結果又は連結
値を剰余レジスタに格納し、被除数レジスタはレジスタ
内の値を所定ビットシフトして格納する動作を所定の回
数反復して行い、被除数と除数の符号に応じて商レジス
タに格納された値の補数をとり、符号付の被除数と符号
付の除数の除算を行うことを特徴とする。

【００３１】請求項２記載の発明は、符号付の除数を格
納する除数レジスタと、除算開始時に符号付の被除数を
格納し、除算実行中にはレジスタ内の値を所定ビットシ
フトしつつ保持する被除数レジスタと、加算又は減算を
行なう加減算器と、除算実行中に加減算器の出力を格納
し、除算終了時に剰余を格納する剰余レジスタと、商を
格納する商レジスタと、仮の部分剰余が０であるか否か
を判別する判別器と、被除数と除数の符号を比較する第
１の比較器と、加減算器で行った演算結果の符号が被除
数の符号と同符号か否かを比較する第２の比較器と、加
減算器の演算結果、判別器の判別結果ならびに第１及び
第２の比較器の比較結果を受けて、商を決定し、商の値
ならびに第１の比較器の比較結果に応じて次サイクル時
の加算又は減算を加減算器に指示する制御回路を具備
し、剰余レジスタに格納された内容の所定ビットに前記
被除数レジスタに格納された内容の上位所定ビットを連
結し、第１の比較器の比較結果にしたがって前記連結し
た連結値と除数を加減算器により加算又は減算し、第２
の比較器の比較結果にしたがって連結値と除数の絶対値
比較を行い、この比較結果ならびに判別器による判別結
果に基づいて商を決定し、加算又は減算結果を剰余レジ
スタに格納し、次サイクルの連結値と除数を前サイクル
で得られた商に基づく制御回路の指示にしたがって加減
算器により加算又は減算する動作と、この演算結果にし
たがって前記商を決定したと同様にして商を決定する動
作と、被除数レジスタの値を所定ビットシフトして格納
する動作と、加減算器の演算結果を剰余レジスタに格納
する動作を所定の回数反復して行い、前サイクルで得ら
れた商に応じて剰余レジスタに格納された値を補正して
剰余を求め、第１の比較器の比較結果に応じて商レジス
タに格納された値の補数をとり商を求め、符号付の被除
数と符号付の除数の除算を行うことを特徴とする。

【００３２】請求項３記載の発明は、請求項１又は２記
載の除算回路において、前記被除数レジスタと前記商レ
ジスタを兼用して兼用レジスタとし、除算実行中は兼用
レジスタに格納された値の所定ビットを順に所定ビット
ずつ上位側へシフトし、商は兼用レジスタの下位側から
順次格納されることを特徴とする。

【００３３】請求項４記載の発明は、請求項１，２又は
３記載の除算回路において、符号なし除算を行う場合は
被除数ならびに除数の上位側に０を拡張し、符号付除算
を行う場合には被除数ならびに除数にそれぞれの符号ビ
ットを符号拡張し、符号付除算及び符号なし除算を同一
の除算回路で行うことを特徴とする。

【００３４】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００３５】図１は請求項１記載の発明の一実施形態に
係る除算回路の構成を示す図である。

【００３６】この実施形態は、前述した従来の回復型の
除算アルゴリズムを基本にして符号付の被除数ならびに
除数により除算を行うものであり、前述した回復型の除
算アルゴリズムと大きく異なるところは、商の判定手法
である。

【００３７】商として下位からｋビット目に１が立つか
否かの判定は、その時点での部分剰余の一部と除数×２
^k-1との絶対値の比較による。部分剰余の一部の絶対値
が、除数×２^k-1の絶対値よりも小さい場合には商は０
となり、それ以外は商は１となる。絶対値の比較は、部
分剰余と除数とが同符号の場合は、部分剰余の一部から
除数の減算を行い、異符号の場合には加算を行えばよ
い。その結果が、部分剰余と同符号であれば部分剰余の
一部の絶対値が大きいことになり、商として１が得られ
る。一方、演算結果が部分剰余と異符号になれば商は０
になる。これに対して、加減算結果の符号の比較で決定
できないのは、加減算結果の絶対値が０の場合である。
この場合には、演算結果の符号によらず部分剰余の一部
と除数の絶対値は等しいことになり商は１となる。この
実施形態の除算回路では、この状態を検出するための従
来にはない本発明に特徴的な構成を備えている。以下、
この実施形態の除算回路の具体的な構成ならびに作用を
説明する。

【００３８】図１において、この実施形態の除算回路
は、２の補数表現された符号付きｎビットの被除数を
ａ、ｍビットの除数をｂとすると、符号付の除数を格納
するｍビットの除数レジスタ１と、除算開始時に符号付
の被除数を格納し除算実行中に部分剰余の下位側を格納
してシフトするｎビットの被除数レジスタ２と、除算実
行中に部分剰余の上位側を格納してシフトし除算終了時
に剰余を格納するｍビットの剰余レジスタ３と、商を順
次格納するｎビットの商レジスタ４と、加算又は減算を
行なうｍビットの加減算器５と、剰余レジスタ３に格納
された内容の最上位ビットを除く値の下位に被除数レジ
スタ２に格納された内容の上位所定ビットを連結した連
結値又は加減算器５の演算結果を選択して剰余レジスタ
３に出力するセレクタ６と、被除数レジスタ２の出力の
下位（ｎ−１）ビットがすべて０であるか否かを判別す
る判別器（all zero detector)７と、加減算器５の出力
のうち下位（ｍ−１）ビットがすべて０であるか否かを
判別する判別器（all zero detector)８と、被除数と除
数の符号を比較する第１の比較器９と、加減算器５で行
った演算結果の符号が部分剰余の符号と同符号か否かを
比較する第２の比較器１０と、加減算器５の演算結果、
判別器７、８の判別結果ならびに第２の比較器１０の比
較結果を受けて、商を決定し、セレクタ６の選択を制御
する制御回路１１を備えている。

【００３９】判別器７、８は例えば図２に示すように構
成される。図２において判別器７、８は、クロック信号
（ＣＬＫ）に同期したプリチャージ型の回路であり、ク
ロック信号を受けるＰチャネルのＦＥＴ（電界効果トラ
ンジスタ）２１と、０か否かを判別しようとするデー
タ、ここでは被除数レジスタ２の出力の下位（ｎ−１）
ビット又は加減算器５の出力のうち下位（ｍ−１）ビッ
トを受けて並列接続されたＮチャネルのＦＥＴ２２と、
クロック信号を受けるＮチャネルのＦＥＴ２３が高位電
源と低位電源との間に接続され、クロック信号がハイレ
ベル時にＦＥＴ２２に与えられたデータのすべてが０の
場合はバッファ２４、２５を介して判別結果の１が出力
され、ＦＥＴ２２に与えられたデータの内ひとつでも０
でない場合にはバッファ２４、２５を介して判別結果の
０が出力されて構成される。

【００４０】次に、このような構成の除算回路を用いて
符号付の除算動作を動作サイクルにしたがって説明す
る。

【００４１】まず、被除数及び除数の符号によらず被除
数ａを被除数レジスタ２に、除数ｂを除数レジスタ１に
ロードする。また、剰余レジスタ３には被除数ａの符
号、すなわちここでは被除数の最上位ビットのデータを
全ビットにロードし、商レジスタ４には全ビットに０を
ロードする（第１サイクル、作用１）。

【００４２】次に、剰余レジスタ３と被除数レジスタ２
をそれぞれ１ビット左（上位）にシフトし、シフト後の
両レジスタの連結した内容の上位ｍビットのデータ（連
結値）をＰ’とする（第２サイクル、作用２−１）。続
いて、被除数ａと除数ｂの符号が同一の場合は、加減算
器５によりデータＰ’から除数レジスタ１の出力を減じ
る。一方、被除数ａと除数ｂの符号が異なる場合には、
加減算器５によりデータＰ’と除数レジスタ１の出力を
加算する（第２サイクル、作用２−２）。続いて、被除
数レジスタ２は出力を左に１ビットシフトして格納す
る。被除数レジスタ２の最下位ビットには０を格納する
（第２サイクル、作用２−３）。

【００４３】続いて、商レジスタ４は出力を左に１ビッ
トシフトして格納する。商レジスタ４の最下位ビットに
格納するデータは次のようにして決定する。ただし、判
別器７、８の出力がともに１の場合は、この時点での部
分剰余と除数×２^k-1との絶対値が等しいことを意味す
る。（ｎ−ｋ＋１）は加減算の回数に相当する。また、
基本的には被除数ａの符号と部分剰余の符号は同じにな
るので、ここでは被除数ａの符号を使用して商を決定す
る。加減算器５の出力の符号と被除数ａの符号が同一の
場合は、商レジスタ４の最下位に商として１を書き込
む。加減算器５の出力の符号が被除数ａの符号と異な
り、かつ判別器７及び判別器８の出力がともに１である
場合は、商レジスタ４の最下位に商として１を書き込
み、判別器７又は判別器８の出力のいずれか一方が０の
場合には、商レジスタ４の最下位に商として０を書き込
む（第２サイクル、作用２−４）。続いて、前作用（２
−４）で決定した商の値が１ならば減算器５の出力を剰
余レジスタ３に格納し、商の値が０ならば剰余レジスタ
３には、データＰ’の値を書き込む（第２サイクル、作
用２−５）。

【００４４】次に、前サイクルの作用２−１〜２−５を
さらに（ｎ−１）回繰り返す（第３サイクル〜第（ｎ＋
１）サイクル）。

【００４５】次に、被除数と除数の符号が同一の場合
は、商レジスタ４の出力はそのまま商レジスタ４に保存
される。一方、被除数と除数の符号が異なる場合には、
商レジスタ４の出力の補数をとり商レジスタ４に書き戻
される（第（ｎ＋２）サイクル、作用４）。

【００４６】最後に、上述した動作の結果として、商レ
ジスタ４には商が格納され、剰余レジスタ３には剰余が
格納され、符号付の除算が終了する（第（ｎ＋３）サイ
クル、作用５）。

【００４７】このようにして除算処理が行われ、例えば
前述した従来例と同様に被除数ａ＝１００１（２進数）
（１０進数で−７を示す）と除数ｂ＝００１１（２進
数）（１０進数で３を示す）の除算例を図３に示す。な
お、図３において、除数レジスタ１の内容をＢと表記
し、剰余レジスタ３の内容をＰと表記し、被除数レジス
タ２の内容をＡと表記し、商レジスタ４の内容をＱと表
記している。

【００４８】この実施形態では、被除数レジスタ２と商
レジスタ４を別のレジスタに分けたが、図６に示す従来
構成のように一つのレジスタを共用するようにすればレ
ジスタの本数を削減することができ、面積の削減が可能
になる。

【００４９】上記実施形態にあっては、符号付きの被除
数及び／又は除数をそのまま扱うことにより、図６に示
す従来例と比較して、除数、被除数の補数の算出、及び
剰余の補正を行う必要がなくなり、除算時間の短縮を実
現することができる。

【００５０】図４は請求項２記載の発明の一実施形態に
係る除算回路の構成を示す図である。

【００５１】この実施形態は、前述した従来の非回復型
の除算アルゴリズムを基本にして符号付の被除数ならび
に除数により除算を行うものであり、前述した非回復型
の除算アルゴリズムと大きく異なるところは、商の判定
手法である。商が０の場合は、正確な部分剰余の代わり
に仮の部分剰余として加減算器の出力を仮の部分剰余と
して一旦レジスタに格納しておき、除数と被除数が同符
号ならば、前のサイクルでは絶対値比較として減算を行
なっている。正確な部分剰余を求めるためには、（仮の
部分剰余＋除数）を行わなければならない。したがっ
て、次のサイクルで、仮の部分剰余と除数の加算を行な
えばよい（（仮剰余＋除数）×２−除数＝仮剰余×２＋
除数による）。一方、除数と被除数が異符号ならば、前
のサイクルでは絶対値比較として加算を行なっている。
正確な部分剰余を求めるためには、（剰余−除数）を行
なわなければならない。したがって、次のサイクルで、
仮の部分剰余と除数との減算を行なえばよい（（仮剰余
−除数）×２＋除数＝仮剰余×２−除数による）。これ
により、上記実施形態の除算と同じ結果が得られる。

【００５２】図４において、この実施形態の除算回路
は、２の補数表現された符号付きｎビットの被除数を
ａ、ｍビットの除数をｂとすると、図１に示す構成に比
べて、図１に示すセレクタ６を削除して剰余レジスタ３
に加減算器５の出力を入力し、図１に示す制御回路１１
に代えて、第１及び第２の比較器９，１０と判別器７、
８の判別結果を受けて商を決定するとともに加減算器５
に加算又は減算を指示する制御回路３１を設け、他の構
成は図１に示すものと同様であり、図１と同符号をもっ
て示す。

【００５３】次に、このような構成の除算回路を用いて
符号付の除算動作を動作サイクルにしたがって説明す
る。

【００５４】まず、被除数及び除数の符号によらず被除
数ａを被除数レジスタ２に、除数ｂを除数レジスタ２に
ロードする。剰余レジスタ３には被除数ａの符号、ここ
では被除数ａの最上位ビットのデータを全ビットにロー
ドし、商レジスタ４には全ビットに０をロードする（第
１サイクル、作用１）。

【００５５】次に、剰余レジスタ３及び被除数レジスタ
２をそれぞれ１ビット左にシフトし、シフト後の両レジ
スタの連結した内容の上位ｍビットのデータ（連結値）
をＰ’とする（第２サイクル、作用２−１）。続いて、
被除数ａと除数ｂの符号が同一の場合は、加減算器５に
よりデータＰ’から除数レジスタ１の出力を減じ、被除
数ａと除数ｂの符号が異なる場合には、加減算器５によ
りデータＰ’と除数レジスタ１の出力を加算する（第２
サイクル、作用２−２）。続いて、被除数レジスタ２は
出力を左に１ビットシフトして格納し、被除数レジスタ
２の最下位ビットには０を格納する（第２サイクル、作
用２−３）。

【００５６】続いて、商レジスタ４は出力を左に１ビッ
トシフトして格納する。商レジスタ４の最下位ビットに
格納するデータは次のようにして決定する。ただし、判
別器７、８の出力がともに１の場合は、この時点での部
分剰余と除数×２^k-1との絶対値が等しいことを意味す
る。（ｎ−ｋ＋１）は加減算の回数に相当する。また、
基本的には被除数ａの符号と、部分剰余の符号は同じに
なるので、ここでは被除数ａの符号を使用して商を決定
する。加減算器５の出力の符号と被除数ａの符号が同一
の場合は、商レジスタ４の最下位に商として１を書き込
む。一方、加減算器５の出力の符号が被除数ａの符号と
異なり、かつ判別器７、８の出力がともに１である場合
には商レジスタ４の最下位に商として１を書き込み、判
別器７、８の出力のいずれか一方でも０の場合には、商
レジスタ４の最下位に商として０を書き込む（第２サイ
クル、作用２−４）。続いて、加減算器５の出力を被除
数レジスタ３に格納する（第２サイクル、作用２−
５）。

【００５７】次のサイクルでは、前サイクルの作用２−
４で算出した商が１の場合は、剰余レジスタ３、被除数
レジスタ２をそれぞれ１ビット左にシフトする。被除数
ａと除数ｂの符号が同一の場合には、加減算器５により
シフト後の両レジスタの連結した上位ｍビットのデータ
Ｐ’から除数レジスタ１の出力を減じ、被除数ａと除数
ｂの符号が異なる場合には加減算器５によりデータＰ’
と除数レジスタ１の出力を加算する。一方、前サイクル
の作用２−４で算出した商が０の場合には、剰余レジス
タ３、被除数レジスタ２をそれぞれ１ビット左にシフト
する。被除数ａと除数ｂの符号が同一の場合は、加減算
器５によりデータＰ’と除数レジスタ１の出力とを加算
し、被除数ａと除数ｂの符号が異なる場合には、加減算
器５によりデータＰ’から剰余レジスタ１の出力を減じ
る（第３サイクル、作用３−１）。続いて、被除数レジ
スタ２は出力を左に１ビットシフトして格納し、被除数
レジスタ２の最下位ビットには０を格納する（第３サイ
クル、作用３−２）。続いて、商レジスタ４は出力を左
に１ビットシフトして格納する。商レジスタ４の最下位
ビットに格納するデータを（第２サイクル、作用２−
４）で行ったのと同様の方法で決定し商レジスタ４に格
納する（第３サイクル、作用３−３）。続いて、加減算
器５の出力を剰余レジスタ３に格納する（第３サイク
ル、作用３−４）。

【００５８】次に、第３サイクルの作用３−１〜３−４
をさらに（ｎ−２）回繰り返す（第４サイクル〜第（ｎ
＋１）サイクル）。

【００５９】次に、直前のサイクルで算出した商が１の
場合は、剰余レジスタ３はそのままの値を保持し、算出
した商が０でかつ被除数ａと除数ｂの符号が同一の場合
は、加減算器５により剰余レジスタ３の出力と除数レジ
スタ１の出力とを加算し、算出した商が０でかつ被除数
ａと除数ｂの符号が異なる場合には、加減算器５により
剰余レジスタ３の出力から除数レジスタ１の出力を減
じ、その結果を剰余レジスタ３に格納する（第（ｎ＋
２）サイクル、作用５）。

【００６０】次に、被除数と除数の符号が同一の場合
は、被除数レジスタ２の出力はそのまま被除数レジスタ
２に保存され、被除数と除数の符号が異なる場合には、
被除数レジスタ２の出力の２の補数をとり被除数レジス
タ２に書き戻される（第（ｎ＋３）サイクル、作用
６）。

【００６１】最後に、商レジスタ４には商が格納され、
剰余レジスタ３には剰余が格納されて符号付の除算が終
了する（第（ｎ＋４）サイクル、作用７）。

【００６２】このようにして除算処理が行われ、例えば
前述した従来例と同様に被除数ａ＝１００１（２進数）
（１０進数で−７を示す）と除数ｂ＝００１１（２進
数）（１０進数で３を示す）の除算例を図５に示す。な
お、図５において、除数レジスタ１の内容をＢと表記
し、剰余レジスタ３の内容をＰと表記し、被除数レジス
タ２の内容をＡと表記し、商レジスタ４の内容をＱと表
記している。

【００６３】この実施形態では、被除数レジスタ２と商
レジスタ４を別のレジスタに分けたが、図８に示す従来
構成のように一つのレジスタを共用するようにすればレ
ジスタの本数を削減することができ、面積の削減が可能
になる。

【００６４】上記実施形態にあっては、符号付きの被除
数及び／又は除数をそのまま扱うことにより、図８に示
す従来例と比較して、除数、被除数の２の補数の算出、
及び剰余の補正を行う必要がなくなり、除算時間の短縮
を実現することができる。また、図１に示す実施形態に
比べて、最後に剰余の補正のための加減算の回数が一回
多くなるが、引き戻し分の時間を削減できるのでサイク
ル当たりの演算にかかる時間を短縮することができる。

【００６５】また、符号なし除算を行う場合は被除数な
らびに除数の上位側に０を拡張し、符号付の除算を行う
場合には被除数ならびに除数にそれぞれの符号ビットを
符号拡張するようにすれば、少ないハードウェア量の増
加で符号付除算及び符号なし除算を同一の除算回路で行
うことができる。

【００６６】

【発明の効果】以上説明したように、この発明によれ
ば、符号が付いた状態での回復型又は非回復型の除算過
程において、部分剰余の一部と除数との絶対値の比較を
行ない、部分剰余の一部が大きい場合又は双方が等しい
場合はその桁の商を１とし、小さい場合には商を０とす
るようにしたので、除数、被除数及び剰余の補数をとる
必要がなくなり、除算時間を短縮することが可能とな
る。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施形態に係わる除算
回路の構成を示す図である。

【図２】図１に示す判別器の構成を示す図である。

【図３】図１に示す構成における具体的な除算例を示す
図である。

【図４】請求項２記載の発明の一実施形態に係わる除算
回路の構成を示す図である。

【図５】図４に示す構成における具体的な除算例を示す
図である。

【図６】従来の除算回路の一構成例を示す図である。

【図７】図６に示す構成における具体的な除算例を示す
図である。

【図８】従来の除算回路の他の構成例を示す図である。

【図９】図８に示す構成における具体的な除算例を示す
図である。

【符号の説明】

１除数レジスタ２被除数レジスタ３剰余レジスタ４商レジスタ５加減算器６セレクタ７，８判別器９，１０比較器１１，３１制御回路２１，２２，２３ＦＥＴ２４，２５バッファ

Claims

【特許請求の範囲】

【請求項１】符号付の除数を格納する除数レジスタ
と、除算開始時に符号付の被除数を格納し、除算実行中には
レジスタ内の値を所定ビットシフトしつつ保持する被除
数レジスタと、加算又は減算を行なう加減算器と、除算実行中に加減算器の出力を格納し、除算終了時に剰
余を格納する剰余レジスタと、商を格納する商レジスタと、剰余レジスタに格納された内容の所定ビットに被除数レ
ジスタに格納された内容の上位所定ビットを連結した連
結値又は加減算器の演算結果を選択して剰余レジスタに
出力するセレクタと、部分剰余が０であるか否かを判別する判別器と、被除数と除数の符号を比較する第１の比較器と、加減算器で行った演算結果の符号が被除数の符号と同符
号か否かを比較する第２の比較器と、加減算器の演算結果、判別器の判別結果ならびに第２の
比較器の比較結果を受けて、商を決定し、セレクタの選
択を制御する制御回路を具備し、第１の比較器の比較結果にしたがって連結値と除数を加
減算器により加算又は減算し、第２の比較器の比較結果
にしたがって連結値と除数の絶対値比較を行い、この比
較結果ならびに判別器による判別結果に基づいて商を決
定し、商の値にしたがってセレクタにより選択された演
算結果又は連結値を剰余レジスタに格納し、被除数レジ
スタはレジスタ内の値を所定ビットシフトして格納する
動作を所定の回数反復して行い、被除数と除数の符号に
応じて商レジスタに格納された値の補数をとり、符号付
の被除数と符号付の除数の除算を行うことを特徴とする
除算回路。
【請求項２】符号付の除数を格納する除数レジスタ
と、除算開始時に符号付の被除数を格納し、除算実行中には
レジスタ内の値を所定ビットシフトしつつ保持する被除
数レジスタと、加算又は減算を行なう加減算器と、除算実行中に加減算器の出力を格納し、除算終了時に剰
余を格納する剰余レジスタと、商を格納する商レジスタと、仮の部分剰余が０であるか否かを判別する判別器と、被除数と除数の符号を比較する第１の比較器と、加減算器で行った演算結果の符号が被除数の符号と同符
号か否かを比較する第２の比較器と、加減算器の演算結果、判別器の判別結果ならびに第１及
び第２の比較器の比較結果を受けて、商を決定し、商の
値ならびに第１の比較器の比較結果に応じて次サイクル
時の加算又は減算を加減算器に指示する制御回路を具備
し、剰余レジスタに格納された内容の所定ビットに前記被除
数レジスタに格納された内容の上位所定ビットを連結
し、第１の比較器の比較結果にしたがって前記連結した
連結値と除数を加減算器により加算又は減算し、第２の
比較器の比較結果にしたがって連結値と除数の絶対値比
較を行い、この比較結果ならびに判別器による判別結果
に基づいて商を決定し、加算又は減算結果を剰余レジス
タに格納し、次サイクルの連結値と除数を前サイクルで得られた商に
基づく制御回路の指示にしたがって加減算器により加算
又は減算する動作と、この演算結果にしたがって前記商
を決定したと同様にして商を決定する動作と、被除数レ
ジスタの値を所定ビットシフトして格納する動作と、加
減算器の演算結果を剰余レジスタに格納する動作を所定
の回数反復して行い、前サイクルで得られた商に応じて剰余レジスタに格納さ
れた値を補正して剰余を求め、第１の比較器の比較結果
に応じて商レジスタに格納された値の補数をとり商を求
め、符号付の被除数と符号付の除数の除算を行うことを
特徴とする除算回路。
【請求項３】前記被除数レジスタと前記商レジスタを
兼用して兼用レジスタとし、除算実行中は兼用レジスタ
に格納された値の所定ビットを順に所定ビットずつ上位
側へシフトし、商は兼用レジスタの下位側から順次格納
されることを特徴とする請求項１又は２記載の除算回
路。
【請求項４】符号なし除算を行う場合は被除数ならび
に除数の上位側に０を拡張し、符号付除算を行う場合に
は被除数ならびに除数にそれぞれの符号ビットを符号拡
張し、符号付除算及び符号なし除算を同一の除算回路で
行うことを特徴とする請求項１，２又は３記載の除算回
路。