JPH0413734B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデジタル式データ処理装置に係り、１
語長のデータ処理と倍語長のデータ処理との両機
能を有する除算回路に関する。

〔発明の技術的背景とその問題点〕

一般に除算命令には、固定小数点除算を指定す
る命令と、浮動小数点除算を指定する命令とがあ
る。前者には、被除数が倍語長で除数および商が
１語長で、１語長の余りを求めるものが多い。こ
れに対し後者は、被除数、除数、商共に倍語長の
もの（倍精度）と、１語長のもの（単精度）とが
あり、余りは求めないものが一般的である。

固定小数点と浮動小数点の除算は基本的なアル
ゴリズムにおいては一致している。しかし通常、
固定小数点除算では、データの負数は２の補数表
現のため（浮動小数点データは、符号付絶対値表
現）、また余りを求めるために、浮動小数点除算
より特にデータの前後処理が複雑である。このよ
うに固定小数点と浮動小数点の除算の処理上の差
があるため、従来技術では固定小数点用と浮動小
数点用のそれぞれ専用の除算回路を設けるのが一
般的であつた。この場合、高速性という点では問
題ないが、ハード量が多くなる欠点があつた。こ
れに対し、１つの除算回路で兼用する技術もある
が、固定小数点除算の前後処理を逐次的に行なわ
せる必要があるため高速性に乏しかつた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものでその
目的は、１語長のデータ処理と倍語長のデータ処
理とに共用でき、かつ固定小数点除算など１語長
の商を求める際の前後処理の並列処理化が図れ、
もつて少ないハード量で高速除算が行なえる除算
回路を提供することにある。

〔発明の概要〕

本発明は１語長の類似の除算回路を２回路設
け、２語長のデータを処理する場合には、一方の
除算回路内の加算器のキヤリー出力を他方の除算
回路内の加算器のキヤリー入力とすることによつ
て上記２つの除算回路を連結し、１組の除算回路
として動作させる一方、１語長のデータを処理す
る場合には上記各回路を独立に動作させることに
より除算の前後処理を並列処理させるようにした
ものである。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明
する。第１図は除算回路の構成を示すものであ
る。図中、１は１語長のデータを処理する第１除
算回路、２も１語長のデータを処理する第２除算
回路、３はこれら除算回路１，２を制御するフア
ームウエアを有する制御部である。本実施例にお
いて第１図の除算回路における除算アルゴリズム
は基数＝４とした高基数除算方式であり、商は１
サイクル２ビツトずつ求めていく方式である。

第１図の除算回路で適用されるデータのフオー
マツトは第２図および第３図で示される通りであ
る。第２図は１語長（例えば32ビツト）の固定小
数点データＤのデータフオーマツトを示すもので
ある。第３図は倍語長（倍精度）の浮動小数点デ
ータのデータフオーマツトを示すものでる。図中
Ｓは符号部（１ビツト）、Ｘは指数部（７ビツ
ト）、Ｍ１，Ｍ２は仮数部（56ビツト）のそれぞ
れ上位部分（24ビツト）、下位部分（32ビツト）
である。この仮数部16進14桁の絶対値表現で示さ
れた正規化された値である。

再び第１図を参照すると、除算回路１，２にお
いて１０，２０は部分剰余が格納されるURレジ
スタ、LRレジスタ、１１，２１は商が格納され
るUQレジスタ、LQレジスタである。これらUQ
レジスタ１１およびLQレジスタ２１は左２ビツ
トシフト機能を有する。１２，２２は除数が格納
されるUVレジスタ、LVレジスタ、１３，２３
は除数の２倍値が格納されるUMレジスタ、LM
レジスタである。１４，２４は64ビツトの入力を
０〜31の任意数シフト（左並びに右シフト）する
USシフタ、LSシフタ、１５，２５は数種の演算
モードを有するUA加算器、LA加算器である。
１６，２６はゼロ検出を行なうUZゼロ検出回路、
LZゼロ検出回路である。UZゼロ検出回路１６，
２６は指数部（Ｘ）に対応するビツトをマスクす
る機能および“8000 0000₁₆”（添字の16は16進表
現を示す）の値（すなわち固定小数点における負
の最大値）を検出する機能をも有している。１７
はLVレジスタ２２に格納される除数の上位11ビ
ツトが保持されるLVCレジスタ、１８はUVレジ
スタ１２に格納される除数の上位数ビツトが保持
されるUVCレジスタである。１９は倍数および
演算モードを予測するMC予測回路である。この
MC予測回路１９は部分剰余の上位数ビツトと
UVCレジスタ１８の保持内容とを比較し、次に
実行すべき除数の倍数（×０，×１，×２）と、演
算モード（加算，減算）とを決定するようになつ
ている。２７はLVレジスタ２２内の除数の最上
位ビツト（MSB）から連続する０（ゼロ）の数を
カウントするLGZ検出回路、２８はSELセレク
タである。SELセレクタ２８は加算機LA２５の
キヤリー出力CI１または制御部３から供給され
るキヤリー入力CI２のいずれか一方を選択する。
SELセレクタ２８の選択出力は加算器UA１５の
キヤリー入力UCIとなる。なお、加算器LA２５
のキヤリー入力LCIは制御部３から供給される。

次に本発明の一実施例の動作について、まず被
除数が64ビツトで、除数、商、剰余が共に32ビツ
トの場合の固定小数点除算を例にとつて説明す
る。ここで便宜的に制御部３の制御による内部シ
ンケースを“ステート”で表わすことにする。ま
ず第１ステートの始まりにおいて被除数の上位32
ビツトRuがURレジスタ１０、LRレジスタ２０
およびUQレジスタ１１、LQレジスタ２１にＡ
バス経由で置数される。同じく除数ＤがUVレジ
スタ１２、LVレジスタ２２にＢバス経由で置数
される。続いて、LVレジスタ２２の内容（除数
Ｄ）はLA加算器２５を経由し、LZゼロ検出回路
２６およびLGZ検出回路２７に導かれる。しか
してLZゼロ検出回路２６は除数＝０または除数
＝“8000 0000₁₆”の検出を行ない、その検出結果
を保持する。またLGZ検出回路２７は除数の最
上位ビツト（MSB）から連続する０（ゼロ）の数
をシフト数Ｎとして検出し、その検出結果を保持
する。

第２ステートではUVレジスタ１２の内容（除
数Ｄ）がUSシフタ１４により左シフトされる。
この左シフトはLGZ検出回路２７から得られる
シフト数Ｎに従つて行なわれる。これにより、除
数Ｄはその小数点の位置がBit ０の左側になるよ
うに正規化される。USシフタ１４のシフト結果
（D′）はUVレジスタ１２に置数され、その上位
数ビツトはUVCレジスタ１８に置数される。す
なわち第２ステートにおいては、第１除算回路１
を用いて固定小数点の除数Ｄを浮動小数点に変換
し、かつ1/2≦｜Ｄ｜＜１となるように除数Ｄを
正規化する処理が行なわれる。また、第２ステー
トの始めで、被除数に下位32ビツトRlがＡバス
経由でURレジスタ１０およびLQレジスタ２１
に置数される。そして、上述した第１除算回路１
での除数Ｄの正規化処理と同時に、第２除算回路
２においてLA加算器２５によりLRレジスタ２０
の内容（Ru）とLVレジスタ２２の内容（Ｄ）と
から｜Ru｜＜｜Ｄ｜のチエツクが行なわれる。
もし｜Ru｜≧｜Ｄ｜ならば演算結果はオーバフ
ローとなる。このように第２ステートでは、第１
除算回路１で除数Ｄの正規化が行なわれ、これと
並行して第２除算回路１でオーバフローの検出が
行なわれる。

第３ステートでは、UQレジスタ１１の内容
（被除数Ru）とURレジスタ１０の内容（被除数
Rl）とがシフト数Ｎに従つてUSシフタ１４によ
り左シフトされる。また、LQレジスタ２１の内
容（被除数Rl）がシフト数Ｎに従つてLSシフタ
２４により左シフトされる。そして、USシフタ
１４のシフト結果（Ru′）はURレジスタ１０に
置数され、LSシフタ２４のシフト結果（Rl′）は
LRレジスタ２０に置数される。これが被除数の
正規化処理である。また、UZゼロ検出回路１６
およびLZゼロ検出回路２６により被除数の負の
最大値の検出が行なわれる。もし、前記第１ステ
ートで除数が負の最大値であることが検出されて
おり、被除数も負の最大値のであれば、オーバフ
ローの処理が必要となる。

第４ステートでは、第５ステートで行なわれる
部分剰余と商を求めるサイクルの最初の倍数（×
０）を設定すると共に、UVレジスタ１２の除数
D′を２倍（左１ビツトシフト）する処理が行な
われる。この除数D′の２倍値はUMレジスタ１３
に置数される。

以上の第１〜第４ステートが固定小数点除算の
前処理である。

第５ステートでは、MC予測回路１９の判断に
従つて、所定の回数の演算を行ない、部分剰余と
商を求める処理が行なわれる。ここで演算とは、
部分剰余Rmが置数されるURレジスタ１０に対
し、予測された倍数に従つてUVレジスタ１２の
内容（D′）、或いはUMレジスタ１３の内容（２
×D′）を減算または加算を施すことがある。×０
倍が予測された場合には、UA加算器１５はスル
ー（Through）モードに設定される。これによ
りURレジスタ１０の内容はそのままUA加算器
１５から出力される。このUA加算器１５の出力
は、左２ビツトシフトされ、URレジスタ１０に
置数される。このとき、LRレジスタ２０の上位
２ビツトが図示せぬデータラインを介してURレ
ジスタ１０の下位２ビツトに入る。商は演算モー
ドと、倍数と、演算結果との関係から２ビツトず
る求められ、LQレジスタ２１の最下位ビツト
（LSB）から順にシフトインされる。

第６ステートでは基本的に第５ステートと同様
の処理が行なわれる。ただし、UA加算器１５の
出力はシフトされずURレジスタ１０に置数され
る。また、商は最後の２ビツトが求められ、LQ
レジスタ２１にシフトインされる。同時に最後の
部分剰余のゼロ検出がUZゼロ検出回路１６で行
なわれる。

第７ステートでは、UA加算器１５により剰余
の補正が行なわれ、これと並行してLA加算器２
５により商の補正が行なわれる。このとき、上記
第６ステートで検出されたゼロ検出の条件が使用
される。上記剰余の補正はURレジスタ１０の出
力にUVレジスタ１２の出力をUA加算器１５で
加算し、その結果をURレジスタ１０に再格納す
ることにより行なわれる。なお、剰余＝０であれ
ば補正はない。また、商の補正はLQレジスタ２
１格納されている商に「１」を加算することによ
り行なわれる。なお、商の補正もない場合があ
る。上記「１」の加算はLA加算器２５で行なわ
れ、その結果（すなわち補正後の商）はデステイ
ネーシヨンバスとしてのＳバスへ送出される。

第８ステートでは、補正の終了した剰余（UR
レジスタ１０の内容）がUSシフタ１４により右
にＮビツトシフトされる。これにより上記剰余は
固定小数点表現に戻される。この剰余（USシフ
タ１４の出力）はＳバスへ送出される。

以上の第７および第８ステートが固定小数点除
算の後処理である。第８ステートの完了によつて
全ての処理が終了する。なお、除数＝０の場合
や、負の最大値によるオーバフローまたは｜被除
数｜≧｜除数｜によるオーバフローが検出された
場合には、割込み等のエラー処理が起動される。

次に64ビツトの倍精度（倍語長）浮動小数点除
算の動作を説明する。まず第１ステートの始め
で、被除数の上位32ビツトRuがURレジスタ１
０、UQレジスタ１１およびLRレジスタ２０、
LQレジスタ２１に置数される。また除数の上位
32ビツトDuがUVレジスタ１２、LVレジスタ２
２に置数される。続いて、LVレジスタ２２の内
容（除数Du）がLA加算器２５を介してLGZ検出
回路２７に導かれる。しかしてLGZ検出回路２
７はシフト数Ｎを検出し、それを保持する。この
場合、指数部Ｘおよび符号Ｓの部分を予め０（ゼ
ロ）と見なしてシフト数Ｎが求められる。

第２ステートでは、まず被除数の下位32ビツト
RlがUQレジスタ１１、LRレジスタ２０に置数
される。同時に除数の下位32ビツトDlがLVレジ
スタ２２に置数される。次に、仮数部のみUA加
算器１５およびLA加算器２５で減算され、（被除
数の仮数部）＜（除数の仮数部）のチエツクが行な
われる。

第３ステートではUSシフタ１４およびLSシフ
タ２４により、除数がシフト数Ｎだけ左シフトさ
れる。USシフタ１４のシフト結果（Du′）はUV
レジスタ１２に置数され、LSシフタ２４のシフ
ト結果（Dl′）はLVレジスタ２２に置数される。
このとき、（LVレジスタ２２の上位11ビツトを置
数する）LVCレジスタ１７の内容もUSシフタ１
４に導かれてシフトされ、一部または全ビツトが
UVレジスタ１２の下位位置に置数される。以上
の動作と並行して、UZゼロ検出回路１６および
LZゼロ検出回路２６により除数の仮数部＝０の
検出が行なわれる。また、もし第２ステートで被
除数の仮数部が除数のそれよりも大きいことが検
出されていれば、LGZ検出回路２７におけるシ
フト数Ｎから４減じた値が新たなＮとして旧シフ
ト数に置き換えられる。

第４ステートでは、被除数の左シフトが行なわ
れる。すなわちURレジスタ１０の内容（被除数
Ru）とUQレジスタ１１の内容（被除数Rl）とが
USシフタ１４に導かれ、シフト数Ｎに従つて左
シフトされる。また、LRレジスタ２０の内容
（被除数Rl）がLSシフタ２４に導かれ、シフト数
Ｎに従つて左シフトされる。そして、USシフタ
１４のシフト結果（Ru′）はURレジスタ１０に
置数され、LSシフタ２４のシフト結果（Rl′）は
LRレジスタ２０に置数される。

第５ステートでは、固定小数点の場合の第４ス
テートと同様の処理が行なわれる。但し、ここで
は、LVレジスタ２２の除数Dl′を２倍（左１ビツ
トシフト）した値（２×Dl′）をLMレジスタ２
３に置数する処理も行なわれる。このとき、LV
レジスタ２２の上位１ビツトは図示せぬデータラ
インを介しUMレジスタ１３の下位１ビツトに入
力される。

第６ステートでは、固定小数点の場合の第５ス
テートと同様の処理が行なわれる。但し、今度
は、UA加算器１５およびLA加算器２５とが次
に述べるように連結され、64ビツトの加算器とし
て動作する。すなわち本実施例の除算回路には
UA加算器１５およびLA加算器２５との連結／
切り離しを行なうSELセレクタ２８が設けられて
いる。このSELセレクタ２８の一方の入力端子に
はLA２５のキヤリー出力CI１が入力され、他方
の入力端子には制御部３から出力されるキヤリー
出力CI２が入力されるようになつている。SEL
セレクタ２８は前述した固定小数点除算や単精度
（１語長）浮動小数点除算の場合、制御部３から
の指示により当該制御部３からのキヤリー入力
CI２を選択する。これによりキヤリー入力CI２
がUA加算器１５のキヤリー入力UCIとなり、
UA加算器１５とLA加算器２５とが切り離され
る。これに対し、倍精度（倍語長）浮動小数点除
算の場合、SELセレクタ２８はLA加算器２５か
らのキヤリー出力CI１をUA加算器１５のキヤリ
ー入力UCIとして選択出力する。これによりUA
加算器１５とLA加算器２５とがキヤリーで接続
される。したがつて、LRレジスタ２０、LVレジ
スタ２２、LMレジスタ２３の内容も予測演算モ
ードおよび倍数に従つてLA加算器２５により演
算が施され、左２ビツトシフトされ、LRレジス
タ２０に置数される。LRレジスタ２０の下位２
ビツトには“０”が入力され、URレジスタ１０
の下位２ビツトにはLA加算器２５の出力の上位
２ビツトが（図示せぬデータラインを介して）入
力される。また、商はLQレジスタ２１に２ビツ
トずつシフトインされ、あふれた分はUQレジス
タ１１にシフトインされる。

第７ステートでは、丸めビツトを求めるために
更にもう一度上述した第６ステートと同様の演算
が行なわれる。但し、演算結果のURレジスタ１
０、LRレジスタ２０への格納、およびUQレジ
スタ１１、LQレジスタ２１への商の格納はない。

第８ステートでは、UQレジスタ１１、LQレ
ジスタ２１の商に対し、第７ステートで求められ
た丸めビツトをUA加算器１５、LA加算器２５
により加える処理が行なわれる。そして、LA加
算器２５の加算結果である下位23ビツトがＳバス
へ送出される。一方、UA加算器１５の加算結果
である上位32ビツトは再びUQレジスタ１１に置
数される。このときUZゼロ検出回路１６、LZゼ
ロ検出回路２６により商が“０”であることが検
出されると、指数部および符号のクリアが行なわ
れる。

第９ステートでは、UQレジスタ１１に置数さ
れている上位24ビツトの商を指数部および符号を
合わせ、UA加算器１５を経由してＳバスへ送出
する処理が行なわれる。これにより全ての処理が
終了する。但し、指数部の演算においてオーバフ
ローやアンダフローが検出された場合、或いは第
３ステートで除数＝０が検出された場合にはエラ
ー処理が行なわれる。

このように本実施例によれば、１語長のデータ
を処理する第１除算回路１と、類似の機能を有す
る第２除算回路２とを組合わせることにより、倍
精度（倍語長）の浮動小数点除算が行なえる一
方、これら２つの除算回路１，２を独立に動作さ
せることにより固定小数点除算においては以下に
示すように除算の前後処理の並列処理が行なえ
る。すなわち除数の正規化と同時にオーバフロー
の検出が行なえ、また商の補正と同時に剰余の補
正などが行なえる。これにより、前後処理に要す
るステツプを短縮することができる。とことで、
上述の動作説明では、単精度（１語長）の浮動小
数点除算についての説明が省略されているが、こ
の場合にも前後処理のいくつかを並列処理させる
ことができることは勿論である。

なお、前記実施例では、高基数除算方式の除算
回路について説明したが、商を１ビツトずつ求め
る方式にも適用することができる。。

〔発明の効果〕

以上詳述したように本発明によれば、１語長の
データ処理と倍語長のデータ処理とに共用でき、
しかも１語長の商を求める際の前後処理の並列処
理が行なえる。したがつて本発明によれば少ない
ハード量で高速除算を行なうことができる。

【図面の簡単な説明】

第１図は本発明の除算回路の一実施例を示すブ
ロツク構成図、第２図および第３図は上記実施例
で適用されるデータフオーマツトを示す図であ
り、第２図は１語長の固定小数点データ、第３図
は倍精度の浮動小数点データの場合である。 １……第１除算回路、２……第２除算回路、３
……制御部、１４，２４……シフタ、１５，２５
……加算器、２８……セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１加算器を備えた１語長の第１除算回路
   と、 第２加算器を備えた１語長の第２除算回路と、 １語長の商を求める場合に、上記第１除算回路
   により除数および被除数の正規化と部分剰余の生
   成と剰余の補正とを行なわせると共に、上記第２
   除算回路により上記除数の正規化と並行してオー
   バフローの検出を行なわせ、且つ上記剰余の補正
   と並行して商の補正を行なわせる手段と、 倍語長の商を求める場合に、上記第２加算器の
   キヤリー出力を上記第１加算器のキヤリー入力と
   することにより上記第１および第２除算回路を連
   結させる手段と、 を具備することを特徴とする除算回路。