JPS6129020B2 - - Google Patents
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- JPS6129020B2 JPS6129020B2 JP54023464A JP2346479A JPS6129020B2 JP S6129020 B2 JPS6129020 B2 JP S6129020B2 JP 54023464 A JP54023464 A JP 54023464A JP 2346479 A JP2346479 A JP 2346479A JP S6129020 B2 JPS6129020 B2 JP S6129020B2
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- 238000012937 correction Methods 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 11
- 238000004364 calculation method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、乗算を繰返すことにより近似解を求
める除算方式を採用した処理装置において、求め
た近似解を補正する回路に関するものである。
める除算方式を採用した処理装置において、求め
た近似解を補正する回路に関するものである。
データ処理装置において、除算を高速に処理す
るための通常の引き算を繰返す方法以外に乗算を
繰返すことにより近似解を求める方法がある。即
ち、この方法はＡ／Ｂ＝ｑを求めるときに、 ｑ＝Ａ／Ｂ＝Ａ×Ｒ０×Ｒ１×Ｒ２×……／Ｂ×Ｒ０×
Ｒ１×Ｒ２×……(1) とおいて、Ｂ×R0×R1×R2×……を１に近づけ
るようなR0、R1、R2、……を求めることによ
り、 ｑ〓Ａ×R0×R1×R2×…… (2) を求めるものである。
るための通常の引き算を繰返す方法以外に乗算を
繰返すことにより近似解を求める方法がある。即
ち、この方法はＡ／Ｂ＝ｑを求めるときに、 ｑ＝Ａ／Ｂ＝Ａ×Ｒ０×Ｒ１×Ｒ２×……／Ｂ×Ｒ０×
Ｒ１×Ｒ２×……(1) とおいて、Ｂ×R0×R1×R2×……を１に近づけ
るようなR0、R1、R2、……を求めることによ
り、 ｑ〓Ａ×R0×R1×R2×…… (2) を求めるものである。
最初のR0はＢの逆数に近い値を近似的にテー
ブルを引いて求め、Ｂ×R0を１−ｘ、０＜ｘ＜
＜１とすれば、 R1＝２−Ｂ×R0＝１＋ｘ (3) によりR1が求まり、 Ｂ×R0×R1＝（１−ｘ）（１＋ｘ）＝１−x2 (4) となる。次にR2＝２−Ｂ×R0×R1＝１＋x2とし
て、 Ｂ×R0×R1×R2＝（１−x2）（１＋x2） ＝１−x4 (5) となる。これを繰返すことにより、Ｂ×R0×R1
×……×Rn→１とすることができる。いまx4が
浮動小数点表現の仮数部の有効桁数以下になれ
ば、 Ａ×R0×R1×R2＝q′ が求める近似解となる。
ブルを引いて求め、Ｂ×R0を１−ｘ、０＜ｘ＜
＜１とすれば、 R1＝２−Ｂ×R0＝１＋ｘ (3) によりR1が求まり、 Ｂ×R0×R1＝（１−ｘ）（１＋ｘ）＝１−x2 (4) となる。次にR2＝２−Ｂ×R0×R1＝１＋x2とし
て、 Ｂ×R0×R1×R2＝（１−x2）（１＋x2） ＝１−x4 (5) となる。これを繰返すことにより、Ｂ×R0×R1
×……×Rn→１とすることができる。いまx4が
浮動小数点表現の仮数部の有効桁数以下になれ
ば、 Ａ×R0×R1×R2＝q′ が求める近似解となる。
以上の方法によつて商を求めた場合、
Ａ×Ｒ０×Ｒ１×Ｒ２／１−ｘ４＝ｑ (6)
Ａ×R0×R1×R2＝ｑ（１−x4） (7)
となるから、q′＝Ａ×R0×R1×R2を商とみたて
たとき、真の商ｑよりもｑ×x4だけ小さくなる。
このため、真の値ｑが割切れる値であつた場合
も、近似解q′は割切れない答えになるこことがあ
り、引き算を繰返せば割切れる場合は必ず正解が
できる従来の方法と比べて差ができる。これを補
正するためには、単に浮動小数点表示の有効桁以
下を切捨てるのではなく、何らかの補正が必要で
ある。
たとき、真の商ｑよりもｑ×x4だけ小さくなる。
このため、真の値ｑが割切れる値であつた場合
も、近似解q′は割切れない答えになるこことがあ
り、引き算を繰返せば割切れる場合は必ず正解が
できる従来の方法と比べて差ができる。これを補
正するためには、単に浮動小数点表示の有効桁以
下を切捨てるのではなく、何らかの補正が必要で
ある。
従来、この種の補正について次のような方法が
考えられている。前述の通り、近似解が q′＝ｑ（１−ε） (8) で表わされるとすると、ｑ×εが浮動小数点表示
の最小有効桁より小さな値になるまで乗算を繰返
す必要がある。いま、ｑ×εの値が浮動小数点表
示の最小有効桁よりａ桁下位より小さな値となる
ような精度で近似解を求めたと仮定する。本補正
方法は、求めた近似解に対し、表示に必要な有効
桁のａ桁下位に“１”を加え、結果の有効桁以下
を切捨てゝ解とする方法である。
考えられている。前述の通り、近似解が q′＝ｑ（１−ε） (8) で表わされるとすると、ｑ×εが浮動小数点表示
の最小有効桁より小さな値になるまで乗算を繰返
す必要がある。いま、ｑ×εの値が浮動小数点表
示の最小有効桁よりａ桁下位より小さな値となる
ような精度で近似解を求めたと仮定する。本補正
方法は、求めた近似解に対し、表示に必要な有効
桁のａ桁下位に“１”を加え、結果の有効桁以下
を切捨てゝ解とする方法である。
この補正をほどこすことにより、真の値ｑが割
切れる値である場合は、最終近似解は真の値と等
しくなることが保証されるが、反面、次のような
問題が発生する。即ち、従来の引き算を繰返す方
法では、余りの符号は被乗数の符号と等しかつ
た。例えば、除数と被除数が正の値なら、Ａ−Ａ／Ｂ ×Ｂ０が保証されていた。ところが、上記の補
正方法では、切捨てる前にラウンドする結果とし
てＡ−Ａ／Ｂ×Ｂ＜０のケースが発生する。従つて、 引き算を繰返す方式により求める商と常に同一の
解を得るためには、更に次のような商の補正を行
なう必要がある。
切れる値である場合は、最終近似解は真の値と等
しくなることが保証されるが、反面、次のような
問題が発生する。即ち、従来の引き算を繰返す方
法では、余りの符号は被乗数の符号と等しかつ
た。例えば、除数と被除数が正の値なら、Ａ−Ａ／Ｂ ×Ｂ０が保証されていた。ところが、上記の補
正方法では、切捨てる前にラウンドする結果とし
てＡ−Ａ／Ｂ×Ｂ＜０のケースが発生する。従つて、 引き算を繰返す方式により求める商と常に同一の
解を得るためには、更に次のような商の補正を行
なう必要がある。
いま、浮動小数点表示の仮数部の有効桁を24ビ
ツトとし、乗算の繰返しにより仮数部の必要な有
効桁数より５ビツト余分に商を求めたと仮定す
る。すなわち、仮数部の有効桁の最下位ビツトよ
り５ビツト下位で±１だけの誤差を含んだ近似解
を得るものとする。また、仮数部の０ビツト目
（仮数部の最上位ビツト）を２−１の位とする
と、次式、 ｑ＋2-29q′ｑ−2-29 (9) が成立し、これを変形すると、 ｑ＋2-28q′＋2-29ｑ (10) になる。たゞし、ｑは真の商の仮数部、q′は近似
解の仮数部である。この場合のデータ形式を第１
図に示す。
ツトとし、乗算の繰返しにより仮数部の必要な有
効桁数より５ビツト余分に商を求めたと仮定す
る。すなわち、仮数部の有効桁の最下位ビツトよ
り５ビツト下位で±１だけの誤差を含んだ近似解
を得るものとする。また、仮数部の０ビツト目
（仮数部の最上位ビツト）を２−１の位とする
と、次式、 ｑ＋2-29q′ｑ−2-29 (9) が成立し、これを変形すると、 ｑ＋2-28q′＋2-29ｑ (10) になる。たゞし、ｑは真の商の仮数部、q′は近似
解の仮数部である。この場合のデータ形式を第１
図に示す。
いま、ｑの上位24ビツトをＱ、ｑ＋2-29の上位
24ビツトをＱHとすると、 Ｑ＋2-24ＱHＱ (11) となる。こゝで、ＱH＝Ｑ＋2-24となるのは、必
要は有効桁数より余分に求めた５ビツト、すなわ
ちq′の24〜28ビツトがオール“０”又はオール
“１”の場合のみであるから、 (i) q′の24〜28ビツトがオール“０”でもオール
“１”でもない場合は、ＱHを最終の商とする。
24ビツトをＱHとすると、 Ｑ＋2-24ＱHＱ (11) となる。こゝで、ＱH＝Ｑ＋2-24となるのは、必
要は有効桁数より余分に求めた５ビツト、すなわ
ちq′の24〜28ビツトがオール“０”又はオール
“１”の場合のみであるから、 (i) q′の24〜28ビツトがオール“０”でもオール
“１”でもない場合は、ＱHを最終の商とする。
(ii) q′の24〜28ビツトがオール“０”またはオー
ル“１”の場合は、 Ｒ＝｜被除数｜−｜ＱH×除数｜ を計算し、 Ｒ０の場合は、ＱHの最終の商とする。
ル“１”の場合は、 Ｒ＝｜被除数｜−｜ＱH×除数｜ を計算し、 Ｒ０の場合は、ＱHの最終の商とする。
Ｒ＜０の場合は、ＱH−2-24を最終の商とす
る。
る。
という補正を行なうことより、従来の引き算を繰
返す方式と同一の商を得ることができる。
返す方式と同一の商を得ることができる。
ところで、最終結果に必要な桁数よりａビツト
だけ近似商の有効桁数を余分に算出した場合、こ
のａビツトが全て“０”又は全て“１”の時にの
み商の補正が必要になる。すなわち、このａビツ
トのとりうる“０”および“１”の組合わせがラ
ンダムと仮定すると、２aに２回の割合で補正が
必要である。従つて、このａが大きければ補正が
必要な割合いが小さくなるため、補正に多少時間
がかかつても、平均的に見れば補正のためのオー
バヘツドは少なくてすむことになる。
だけ近似商の有効桁数を余分に算出した場合、こ
のａビツトが全て“０”又は全て“１”の時にの
み商の補正が必要になる。すなわち、このａビツ
トのとりうる“０”および“１”の組合わせがラ
ンダムと仮定すると、２aに２回の割合で補正が
必要である。従つて、このａが大きければ補正が
必要な割合いが小さくなるため、補正に多少時間
がかかつても、平均的に見れば補正のためのオー
バヘツドは少なくてすむことになる。
一方、上記方式の除算は前述のとうり、乗算を
繰返すことにより近似解の精度を上げていくもの
であり、ａを大きくするためには多数回の乗算を
繰返さなければならず、除算自体に時間がかかる
ようになる。このため乗算は近似解の有効桁数が
最終的である商に必要な桁数を超える最小の回数
で打切るのが一般であり、上記ａの値は３〜６で
あることが多い。いま、ａ＝５、補正のために必
要な演算時間を16マシンサイクルと仮定すると、
商の補正のために必要なオーバヘツドは１回の除
算につき平均２／２５×16＝１マシンサイクルとなり、 処理装置の性能上、無視できない値となる。
繰返すことにより近似解の精度を上げていくもの
であり、ａを大きくするためには多数回の乗算を
繰返さなければならず、除算自体に時間がかかる
ようになる。このため乗算は近似解の有効桁数が
最終的である商に必要な桁数を超える最小の回数
で打切るのが一般であり、上記ａの値は３〜６で
あることが多い。いま、ａ＝５、補正のために必
要な演算時間を16マシンサイクルと仮定すると、
商の補正のために必要なオーバヘツドは１回の除
算につき平均２／２５×16＝１マシンサイクルとなり、 処理装置の性能上、無視できない値となる。
本発明の目的は、データ処理置において、乗算
を繰返することにより除算を高速処理する際に、
上述の商の補正に要する平均時間を短縮すること
にある。
を繰返することにより除算を高速処理する際に、
上述の商の補正に要する平均時間を短縮すること
にある。
しかして、本発明は従来どうり近似解の有効桁
数が最終解である商に必要な桁を超える最小の回
数の乗算を実施し、この結果から商の補正の要否
を判定する。補正が不要の場合は前述のラウンド
処理を施したＱHを最終解とする。補正が必要な
場合（余分に求めたａビツトが全て“０”または
全て“１”の場合）はもう一回の乗算操作を実施
しさらに有効桁数の多い近似解を求め、この結果
もう一度補正の要旨を判定する。すなわち、付加
した乗算操作により、最終の商の桁数よりｂビツ
ト（ａ＜ｂ）だけ有効桁数の多い近似解を求め、
このｂビツトが全て“０”又は全て“１”の場合
には補正が必要、全て“０”でも“１”でもない
場合は補正不要と判定する。補正が不要の場合
は、ＱHを最終解とする。補正が必要な場合は前
述のとうり Ｒ＝｜被除数｜−｜ＱH×除数｜ を計算し、Ｒの符号により商の最終補正を実施し
て正しい商を得る。こゝで、ａ＝５、ｂ＝14、１
回の乗算操作に要する時間を２マシンサイクル、
最終補正に必要な演算時間を16マシンサイクルと
仮定すると、本発明の場合、商の補正のために必
要な平均オーバヘツドは0.13マシンサイクル以下
となり、性能上無視し得る値となる。
数が最終解である商に必要な桁を超える最小の回
数の乗算を実施し、この結果から商の補正の要否
を判定する。補正が不要の場合は前述のラウンド
処理を施したＱHを最終解とする。補正が必要な
場合（余分に求めたａビツトが全て“０”または
全て“１”の場合）はもう一回の乗算操作を実施
しさらに有効桁数の多い近似解を求め、この結果
もう一度補正の要旨を判定する。すなわち、付加
した乗算操作により、最終の商の桁数よりｂビツ
ト（ａ＜ｂ）だけ有効桁数の多い近似解を求め、
このｂビツトが全て“０”又は全て“１”の場合
には補正が必要、全て“０”でも“１”でもない
場合は補正不要と判定する。補正が不要の場合
は、ＱHを最終解とする。補正が必要な場合は前
述のとうり Ｒ＝｜被除数｜−｜ＱH×除数｜ を計算し、Ｒの符号により商の最終補正を実施し
て正しい商を得る。こゝで、ａ＝５、ｂ＝14、１
回の乗算操作に要する時間を２マシンサイクル、
最終補正に必要な演算時間を16マシンサイクルと
仮定すると、本発明の場合、商の補正のために必
要な平均オーバヘツドは0.13マシンサイクル以下
となり、性能上無視し得る値となる。
次に図示の実施例により本発明の内容を詳細に
説明する。
説明する。
第２図は一般的な高速乗除算回路を示すブロツ
ク図である。第１、第２オペランドはそれぞれ１
０１，１０２の入力データバスを通して第１オペ
ランドレジスタ１、第２オペランドレジスタ２に
セツトされる。図で３は主乗算回路を示し、倍数
発生回路４、キヤリセイブアダ群５、および最終
サムレジスタ６、最終キヤリレジスタ７より構成
される。最終サムとキヤリは、主加算器８で加算
され、その出力レジスタ９に乗算結果としてセツ
トされる。この結果は、シフタ１０で必要なシフ
トを受け、出力データバス１０３を通して出力さ
れる。
ク図である。第１、第２オペランドはそれぞれ１
０１，１０２の入力データバスを通して第１オペ
ランドレジスタ１、第２オペランドレジスタ２に
セツトされる。図で３は主乗算回路を示し、倍数
発生回路４、キヤリセイブアダ群５、および最終
サムレジスタ６、最終キヤリレジスタ７より構成
される。最終サムとキヤリは、主加算器８で加算
され、その出力レジスタ９に乗算結果としてセツ
トされる。この結果は、シフタ１０で必要なシフ
トを受け、出力データバス１０３を通して出力さ
れる。
除算時は、第２オペラントレジスタ２の内容で
近似乗算テーブル１１を参照し、前述のR0を求
めた後、主乗算回路３、主加算器８、シフタ１０
などを通し次の順序で演算を実行する。たゞし、
第１オペランドをＡ、第２オペランドをＢとす
る。
近似乗算テーブル１１を参照し、前述のR0を求
めた後、主乗算回路３、主加算器８、シフタ１０
などを通し次の順序で演算を実行する。たゞし、
第１オペランドをＡ、第２オペランドをＢとす
る。
(a) Ｂ×R0＝B0
(b) Ａ×R0＝A0
(c) R1＝２−B0を求め B0×R1＝B1
(d) A0×R1＝A1
(e) R2＝２−B1を求め B1×R2＝B2
(f) A1×R2＝A2
以下、この乗算を有効桁を求めるのに必要な回
数だけ繰返し、最終的にはＡ×R0×R1×……×
Rnが出力レジスタ９にセツトされる。その後、
出力レジスタ９の内容はもう一度主加算器８に入
力され、必要なビツト位置に“１”が加えられて
（ラウンドされて）補正を受け、再び出力レジス
タ９にセツトされる。この結果は、シフト１０を
通つて出力バス１０３に出力される。
数だけ繰返し、最終的にはＡ×R0×R1×……×
Rnが出力レジスタ９にセツトされる。その後、
出力レジスタ９の内容はもう一度主加算器８に入
力され、必要なビツト位置に“１”が加えられて
（ラウンドされて）補正を受け、再び出力レジス
タ９にセツトされる。この結果は、シフト１０を
通つて出力バス１０３に出力される。
第３図は、第２図に示される高速乗除算回路に
本発明の要部構成である商の補正判定回路および
補正演算制御回路を適用した場合の各演算制御回
路間のつながりを示すブロツク図である。図中、
９は第２図に示した主加算器出力レジスタであ
る。２０は補正判定回路、２１は補正演算回路を
示す。補正判定回路２０では出力レジスタ９の内
容を調べての商の補正が必要か否かを判定する。
前述の例の通り、浮動小数点表示の仮数部の有効
桁を24ピツトとし、乗算の繰返しにより仮数部の
有効桁数より５ビツト余分に商を求めたと仮定す
ると、補正判定回路２０には出力レジスタ９の第
24〜28ビツトの５ビツトが入力される。補正回路
２０ではこの入力信号が全て“１”又は“０”で
あることを調べ、信号線２０７により補正演算制
御回路２１に対し商の補正演算が必要であるか否
かを知らせる。補正が不必要な場合は、直ちに演
算終了信号２０２を送出するとゝもに、出力レジ
スタ９の内容をシフタ１０を通して出力データバ
ス１０３に送り演算を終了する。２２〜２５はそ
れぞれ入力データ制御部、除算制御部、乗算制御
部、減算制御部を示し、通常は制御信号２０１に
より起動され、必要な乗除算の制御を行なう。
本発明の要部構成である商の補正判定回路および
補正演算制御回路を適用した場合の各演算制御回
路間のつながりを示すブロツク図である。図中、
９は第２図に示した主加算器出力レジスタであ
る。２０は補正判定回路、２１は補正演算回路を
示す。補正判定回路２０では出力レジスタ９の内
容を調べての商の補正が必要か否かを判定する。
前述の例の通り、浮動小数点表示の仮数部の有効
桁を24ピツトとし、乗算の繰返しにより仮数部の
有効桁数より５ビツト余分に商を求めたと仮定す
ると、補正判定回路２０には出力レジスタ９の第
24〜28ビツトの５ビツトが入力される。補正回路
２０ではこの入力信号が全て“１”又は“０”で
あることを調べ、信号線２０７により補正演算制
御回路２１に対し商の補正演算が必要であるか否
かを知らせる。補正が不必要な場合は、直ちに演
算終了信号２０２を送出するとゝもに、出力レジ
スタ９の内容をシフタ１０を通して出力データバ
ス１０３に送り演算を終了する。２２〜２５はそ
れぞれ入力データ制御部、除算制御部、乗算制御
部、減算制御部を示し、通常は制御信号２０１に
より起動され、必要な乗除算の制御を行なう。
いま、補正判定回路２０により商の補正が必要
であると判定されると、補正演算制御回路２１は
まず除算制御部２３を起動し、さらにもう一回の
乗算処理を実行して、前回より有効桁数の多い近
似解を出力レジスタ９にセツトする。この近似解
の有効桁数を24＋14ビツトすなわち、最終の商と
して必要な有効桁数より14ビツト多いと仮定する
と、補正判定回路２０には次に出力レジスタ９の
第24〜37ビツトの14ビツトが入力される。補正判
定回路２０では前回と同様、入力信号が全て
“１”又は全て“０”であることを調べ、信号線
２０７により補正演算制御回路２１に対し商の補
正演算が必要であるか否かを知らせる。補正が不
必要な場合は、直ちに演算終了信号２０２を送出
するとともに、出力レジスタ９の内容をシフタ１
０を通して出力データパス１０３に送り演算を終
了する。補正判定回路２０によりに最終的に商の
補正が必要であると判定されると、補正演算回路
２１は入力データ制御部２２を起動し、除数を第
２オペランドレジスタ２に、出力レジスタ９の内
容のうち仮数部の有効桁に必要な上位ビツト（前
述の例では24ビツト）ＱHを第１オペランドレジ
スタ１にセツトする。次に補正演算制御回路２１
は乗算制御部２４を起動し、ＱH×（除数）の乗算
を行つた後、減算制御部を起動し、 ｜被除数｜−｜ＱH×（除数）｜＝Ｒ の減算を行なう。この減算は、第２図の主加算器
８を用いて実行しても良いし、他の減算器を用い
ても良い。
であると判定されると、補正演算制御回路２１は
まず除算制御部２３を起動し、さらにもう一回の
乗算処理を実行して、前回より有効桁数の多い近
似解を出力レジスタ９にセツトする。この近似解
の有効桁数を24＋14ビツトすなわち、最終の商と
して必要な有効桁数より14ビツト多いと仮定する
と、補正判定回路２０には次に出力レジスタ９の
第24〜37ビツトの14ビツトが入力される。補正判
定回路２０では前回と同様、入力信号が全て
“１”又は全て“０”であることを調べ、信号線
２０７により補正演算制御回路２１に対し商の補
正演算が必要であるか否かを知らせる。補正が不
必要な場合は、直ちに演算終了信号２０２を送出
するとともに、出力レジスタ９の内容をシフタ１
０を通して出力データパス１０３に送り演算を終
了する。補正判定回路２０によりに最終的に商の
補正が必要であると判定されると、補正演算回路
２１は入力データ制御部２２を起動し、除数を第
２オペランドレジスタ２に、出力レジスタ９の内
容のうち仮数部の有効桁に必要な上位ビツト（前
述の例では24ビツト）ＱHを第１オペランドレジ
スタ１にセツトする。次に補正演算制御回路２１
は乗算制御部２４を起動し、ＱH×（除数）の乗算
を行つた後、減算制御部を起動し、 ｜被除数｜−｜ＱH×（除数）｜＝Ｒ の減算を行なう。この減算は、第２図の主加算器
８を用いて実行しても良いし、他の減算器を用い
ても良い。
補正演算制御回路２１は減算の結果であるＲの
符号により、 Ｒ０の場合はＱH Ｒ＜０の場合はＱH−2-24を計算し、 これを最終結果として出力データバス１０３に
送るとゝもに、演算終了信号２０２を送出して演
算を終了する。
符号により、 Ｒ０の場合はＱH Ｒ＜０の場合はＱH−2-24を計算し、 これを最終結果として出力データバス１０３に
送るとゝもに、演算終了信号２０２を送出して演
算を終了する。
第４図に補正判定回路２０の具体的論理回路図
を示す。図中３１，３３，３７，３８はAND回
路、３２，３４，３５，３６はOR回路である。
またAND回路３１，３３，OR回路３２，３４へ
の入力３０１〜３１４は第２図のレジスタ９の第
24〜37ビツトの出力信号を示す。AND回路３
７，３８への入力２０８は制御信号であり、通常
は“０”、近似解の有効桁数が最終解である商に
必要な桁数を超える最小の回数の乗算を実行した
後信号３０１〜３０５が全て“０”又は全て
“１”となつた場合に“１”となる信号である。
を示す。図中３１，３３，３７，３８はAND回
路、３２，３４，３５，３６はOR回路である。
またAND回路３１，３３，OR回路３２，３４へ
の入力３０１〜３１４は第２図のレジスタ９の第
24〜37ビツトの出力信号を示す。AND回路３
７，３８への入力２０８は制御信号であり、通常
は“０”、近似解の有効桁数が最終解である商に
必要な桁数を超える最小の回数の乗算を実行した
後信号３０１〜３０５が全て“０”又は全て
“１”となつた場合に“１”となる信号である。
まず制御信号２０８が“０”の状態で信号３０
１〜３０５が回路３１，３２で調べられ、これら
が全て“０”又は全て“１”であると信号２０７
が“１”となり、第３図の補正演算制御回路２１
を起動する。この結果、もう一回の乗算処理が実
行されるとともに、信号線２０８が“１”とな
り、次の補正の要否判定の準備が行なわれる。こ
の演算処理が終了すると、信号３０１〜３１４が
回路３１，３２，３３，３４で調べられ、これら
が全て“０”又は全て“１”であると再び信号２
０７が“１”となり、以後補正演算制御回路２１
の制御の下に商の最終補正演算が実行される。
１〜３０５が回路３１，３２で調べられ、これら
が全て“０”又は全て“１”であると信号２０７
が“１”となり、第３図の補正演算制御回路２１
を起動する。この結果、もう一回の乗算処理が実
行されるとともに、信号線２０８が“１”とな
り、次の補正の要否判定の準備が行なわれる。こ
の演算処理が終了すると、信号３０１〜３１４が
回路３１，３２，３３，３４で調べられ、これら
が全て“０”又は全て“１”であると再び信号２
０７が“１”となり、以後補正演算制御回路２１
の制御の下に商の最終補正演算が実行される。
なお、第３図及び第４図の説明で、補正判定回
路２０の入力としてはレジスタ９の第24〜37ビツ
トの14ビツトを用いるとしたが、ビツト位置は演
算の方式、仮定部の有効桁等により異なり、入力
のビツト数も、演算の繰返しにより仮定部の有効
桁よりも何ビツト余分に商を求めるか等により変
化するもので、本発明いずれの場合にも適用可能
である。また、第３図の２１に示した補正演算の
制御はマイクロプログラムで実行しても良い。
路２０の入力としてはレジスタ９の第24〜37ビツ
トの14ビツトを用いるとしたが、ビツト位置は演
算の方式、仮定部の有効桁等により異なり、入力
のビツト数も、演算の繰返しにより仮定部の有効
桁よりも何ビツト余分に商を求めるか等により変
化するもので、本発明いずれの場合にも適用可能
である。また、第３図の２１に示した補正演算の
制御はマイクロプログラムで実行しても良い。
以上説明した如く、本発明によれば、演算を繰
返すことにより近似解を求める除算方式の利点、
すなわち、比較的金物量の増加が少なく、しかも
制御が簡単であるという利点を生かしつゝ、高速
に且つ正確に商を求めることが可能である。
返すことにより近似解を求める除算方式の利点、
すなわち、比較的金物量の増加が少なく、しかも
制御が簡単であるという利点を生かしつゝ、高速
に且つ正確に商を求めることが可能である。
第１図は浮動小数点表示データのデータ形式の
一例を示す図、第２図は一般的な高速乗除算回路
を示すブロツク図、第３図は本発明の一実施例を
示すブロツク図、第４図は第３図の補正判定回路
の具体的構成例を示す図である。 １，２……オペランドレジスタ、３……主乗算
回路、８……主加算器、９……出力レジスタ、１
０……シフタ、１１……近似乗算テーブル、２０
……補正判定回路、２１……補正演算制御回路。
一例を示す図、第２図は一般的な高速乗除算回路
を示すブロツク図、第３図は本発明の一実施例を
示すブロツク図、第４図は第３図の補正判定回路
の具体的構成例を示す図である。 １，２……オペランドレジスタ、３……主乗算
回路、８……主加算器、９……出力レジスタ、１
０……シフタ、１１……近似乗算テーブル、２０
……補正判定回路、２１……補正演算制御回路。
Claims (1)
- １ 乗算を繰返すことにより近似解を求める方式
であつて、且つ最終的な商に必要な有効桁数ｍビ
ツトよりn1ビツトだけ余分に近似解を求め、この
近似解の上位からｍ＋n1ビツト位置に１加え、こ
の結果の上位ｍビツトを商Ｑとするラウンド処理
を行なう除算方式を採用したデータ処理装置にお
いて、上記余分に求めたn1ビツトの内容を調べ、
補正が必要であるか否かを判定する手段と、その
結果、補正が必要と判定されると、更にもう１回
又は複数回の乗算処理を実施して、商に必要な有
効桁数ｍよりn2ビツト（n1＜n2）だけ余分の有効
桁数をもつ近似解を求め、該余分に求めたn2ビツ
トの内容を再度調べて最終的に商の補正の要否を
判定する手段と、最終的に補正が必要な場合、上
記Ｑと除数の積を計算する手段と、｜被除数｜−
｜Ｑ×除数｜＝Ｒを求める手段とを備え、補正が
不必要な場合はＱを補正が必要な場合は、Ｒ０
の時はＱを、Ｒ＜０の時はＱの最下位ビツト位置
から１減じた値を最終の商とする補正を、平均的
に見て短時間で行なえるようにしたことを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2346479A JPS55116143A (en) | 1979-03-02 | 1979-03-02 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2346479A JPS55116143A (en) | 1979-03-02 | 1979-03-02 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55116143A JPS55116143A (en) | 1980-09-06 |
| JPS6129020B2 true JPS6129020B2 (ja) | 1986-07-03 |
Family
ID=12111234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2346479A Granted JPS55116143A (en) | 1979-03-02 | 1979-03-02 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55116143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160730U (ja) * | 1986-04-01 | 1987-10-13 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878190A (en) * | 1988-01-29 | 1989-10-31 | Texas Instruments Incorporated | Floating point/integer processor with divide and square root functions |
-
1979
- 1979-03-02 JP JP2346479A patent/JPS55116143A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160730U (ja) * | 1986-04-01 | 1987-10-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55116143A (en) | 1980-09-06 |
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