JP2512801B2

JP2512801B2 - 乗算器

Info

Publication number: JP2512801B2
Application number: JP1087605A
Authority: JP
Inventors: 一郎山根
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-04-06
Filing date: 1989-04-06
Publication date: 1996-07-03
Anticipated expiration: 2011-07-03
Also published as: JPH02266427A

Description

【発明の詳細な説明】産業上の利用分野本発明は、マイクロROMを用いて論理演算ユニット（A
LU）を制御するマイクロプロセッサ等のALUにおいて被
乗数、及び、乗数をレジスタに保存し、これを２の補数
表現において、符号なし乗算を行った後、補正を行うこ
とで符号付き乗算の結果を得ることのできる乗算器に関
するものである。

従来の技術符号無し数乗算のアルゴリズムの標準的な乗算ユニッ
トは、第２図に示すような数個の機能素子、即ち、ｎビ
ットの並列書き込み及び読みだし可能なレジスタ、アキ
ュムレータ（AC）１、乗算レジスタ（MR）２、及び、補
助レジスタ（AX）３から構成される。被乗数Ａと乗数Ｂ
は、最初それぞれAX3とMR2にセットされる。AC1には、
初期部分積として零がセットされる。

2nビットの最終積Ｐは、AC1の右側にMR2を連結したレ
ジスタAC1・MR2にもとまる。制御カウンタ（CTR）６
は、加算シフトの回数を計算し、乗算の終了を識別する
ために使用される。

各サイクルでどのような演算が行われているかを記
す。

Ｓ＝S_n-1・・・S₁S₀ を加算器５からの和出力とする。C_inは、加算器５への
桁上げ入力、C_outは、加算器からの桁上げ出力をあらわ
す。また、補助ベクトルAX∧MR₀を次式のように定義す
る。

AX∧MR₀＝AX, MR₀＝１ O, MR₀＝０ここで、AX∧MR₀は、MRの最下位ビットであるMR₀と、AX
レジスタの各ビットとの論理積をあらわす。加算器で
は、初期桁上げ入力を零（C_in＝０）として、各サイク
ルで次式に示す加算を行う。

C_out・Ｓ←（AC）＋（AX∧MR₀）この加算で、桁上げ出力C_outが生成される可能性があ
る。この加算器５には、一定時間の遅れを持つ完全桁上
げ加算器が考えられる。加算器５の出力に和が生成され
ると直ちに、右シフト演算が行われるが、この演算は、
次式のようになる。

AC・MR← C_out・S_n-1・・・S₁S₀MR_n-1・・・MR₁ この右シフト演算では、加算器５の出力のうち、C_out・
S_n-1・・・S₁をACに、S₀をMR_n-1に入力して右シフトさ
せ、MR₀をMRの右端から押し出す。このようなストアシ
フト型演算は、マルチプレクサ論理で構成でき、シフト
演算を行う際に幾つかの入力データのうち必要なものを
選択してワークレジスタに入力すれば良い。上述した処
理手順をまとめると、次のようになる。乗数ビットMR₀
を調べ、１であれば乗数Ａを、０であれば零ベクトルを
部分積の上位ｎビットに加算し、加算が終了した新しい
上位の部分積と、加算に使用しなかった下位の部分積と
をまとめて右に１ビットシフトする。各部分積の右シフ
ト操作は、紙と鉛筆を用いた場合の左シフト操作に等価
なものである。後者の場合、被乗数Ａは決められたビッ
ト位置から部分積に加え込まれる。このような処理は、
すべての乗数が調べられるまでｎ回（１回の処理で１ビ
ット）くりかえされる。演算の終了時点で、乗数Ｂはす
べてMR2の右端から押し出され、そのかわりに積の下半
分がMR2にはいる。積の上半分はAC1に保持される。

符号付き数乗算は、この符号なし数のアルゴリズムを
用いて実現する。まず、乗数（MR2）が２の補数におい
て負であれば符号反転を行い正の数にする。また、被乗
数（AX3）が２の補数において負であれば符号反転を行
い正の数にする。そして、この符号なし数のアルゴリズ
ムを用いて積の絶対値を求め、乗数と被乗数の積が負で
あれば、積の絶対値（AC1,MR2）を符号反転し負の数に
する。

発明が解決しようとする課題しかしながら、上記従来の方法では、符号付き数の乗
算において、多大のステップを必要とし、マイクロROM
等のプログラムが長く、また、符号反転のハードウェ
ア、符号反転をするかどうかを決定するハードウェアを
追加しなければならなかった。

課題を解決するための手段本発明は、上記従来の問題点を解決するもので、ｎビ
ットの並列書き込み及び読みだし可能なレジスタ、アキ
ュムレータ（AC）、乗算レジスタ（MR）、補助レジスタ
１（AX）、補助レジスタ２（BX）、及び、ｎビットの加
減算器から構成され、加減算器の一方の入力にはACが入
り、他方の入力には、MRの最下位ビットによって零かA
X、BXの最上位ビットによって零かAX、AXの最上位ビッ
トによって零かBXの３系統の入力を持ち、２の複数表現
において、MRによって符号なし数乗算を行った後、AC
を、AXの最上位ビットによって零かBXの補正、及び、BX
の最上位ビットによって零かAXの補正を行うことで符号
付き数乗算の結果を得ることのできる乗算器である。

作用これによって、ｎビットのレジスタを１個追加するだ
けで、高速に、同じアルゴリズムで、符号なし数乗算、
及び、符号付き数乗算を行うことができる。

実施例本発明の実施例として、第１図の構成図により、２の
補数表示数を直接実行できる乗算器を説明する。このア
ルゴリズムの利点は、すべての被加算項の符号が正であ
るということにあり、従って、従来のALUを用いてハー
ドウェアを構成できる。

２個のｎビットの２の補数表示数、Ａ＝(a_n-1 a_n-2・・・a₁a₀)₂ Ｂ＝(b_n-1 b_n-2・・・b₁b₀)₂ を考える。ＡとＢの値AvとBvは次式からなる。

２の補数の数表現において、積Ｐ＝Ａ×Ｂ＝(p_2n-1p
_2n-2・・・p₁p₀)₂の値Pvは、適当な重み付き因数と、係数a
_iまたはb_iとの積によって次のように表せる。

ここで、第１項（波線）は、2nビットを越えているた
め、ボローとして現れるだれけで無視できる。第２項
は、符号なし数の乗算そのものである。即ち、符号付き
数の乗算は、符号なし数の乗算を行い、その後で、第３
項，第４項にあたる部分を減算することで補正すること
ができる。

ここで、第３項は、Avの符号ビットが負の場合、先の
符号なし数の演算後のACからBvを符号なし数として減算
することで実現できる。また、第４項は、Bvの符号ビッ
トが負の場合、先の符号なし数の演算後のACからAvを符
号なし数として減算することで実現できる。ここで、発
生するボローは無視すれば良い。

これによって、符号なしありの乗算は、全く同じマイ
クロプログラムを用いることができる。即ち、符号付き
数のプログラムを使用して、符号なし数のときは、Av,B
vの符号ビットを無視して零とし、補正をなしにすれば
良い。

以下、本発明の実施例について図面を参照しながら説
明する。

第１図は、本発明の一実施例における構成ブロック図
である。

乗算ユニットは、数個の機能素子、即ち、ｎビットの
並列書き込み及び読みだし可能なレジスタ、アキュムレ
ータ（AC）１、乗算レジスタ（MR）２、及び補助レジス
タ（AX）３、補助レジスタ（BX）７から構成される。被
乗数Ａと乗数Ｂは、最初にそれぞれAX3とMR2およびＢ×
７にセットされる。AC1には、初期部分積として零がセ
ットされる。

2nビットの符号なし数の最終積Ｐは、AC1の右側にMR2
を連結したレジスタAC1・MR2にもとまる。これは、上記
第２項と全く同一である。制御カウンタ（CTR）６は、
加算シフトの回数を計算し、乗算の終了を識別するため
に使用される。

各サイクルでどのような演算が行われているかは、上
記従来例と全く同じである。

ここで、符号付き数の場合は、AC1を補正する。補助
ベクトルを次式のように定義する。

ここで、BX∧AX_n-1は、AXの最上位ビットであるAX
_n-1と、BXレジスタの各ビットとの論理数をあらわす。
加算器では、初期桁上げ入力を１（C_in＝１）として、
次式に示す加算を行う。

この加算（実質減算）で、桁下げ出力C_outが生成される
可能性があるが無視すれば良い。即ち、これは上記第３
項に基づき、AX3の最上位ビットAX_n-1が１の場合、BXの
値を減算したことになる。また、補助ベクトルを次式のように定義する。

ここで、AX∧BX_n-1は、BXの最上位ビットであるBX
_n-1と、AXレジスタの各ビットとの論理積をあらわす。
加算器では、初期桁上げ入力を１（C_in＝１）として、
次式に示す加算を行う。

この加算（実質減算）で、桁下げ出力C_outが生成される
可能性があるが、無視すれば良い、即ち、これは上記第
４項に基づき、BX7の最上位ビットBX_n-1が１の場合、AX
2の値を減算したことになる。

つまり、この２サイクルの補正を行うことで簡単に符
号付き数の積を求めることができる。

また、符号なし数乗算と符号付き数乗算でマイクロRO
M等プログラムが同一の場合は、補正時のAX_n-1，BX_n-1
を、強制的に零にすることで補正を行わないようにすれ
ば符号なし数の積、補正時のAX_n-1，BX_n-1を見るように
すれば符号付き数の積を求めることができる。

発明の効果以上のように本発明によれば、ｎビットのレジスタを
１個追加するだけで、高速に、同じアルゴリズムで、符
号なし数乗算、及び、符号付き数乗算を行うことができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるブロック図、第２図
は従来例におけるブロック図である。１……ｎビットの並列書き込み及び読みだし可能なレジ
スタ、アキュムレータ（AC）、２……ｎビットの並列書
き込み及び読みだし可能なレジスタ乗算レジスタ（M
R）、３……ｎビットの並列書き込み及び読みだし可能
なレジスタ、補助レジスタ（AX）、４……論理積回路、
５……ｎビットの加減算器、６……制御カウンタ、７…
…ｎビットの並列書き込み及び読みだし可能なレジス
タ、補助レジスタ（BX）、8,9……反転論理積回路。

Claims

(57)【特許請求の範囲】

【請求項１】ｎビットの並列書き込み及び読みだし可能
なレジスタ、アキュムレータ（AC）、乗算レジスタ（M
R）、補助レジスタ１（AX）、補助レジスタ２（BX）、
及び、ｎビットの加減算器から構成され、前記加減算器
の一方の入力には前記ACが入り、他方の入力には、前記
MRの最下位ビットによって零か前記AX、BXの最上位ビッ
トによって零か前記AX、AXの最上位ビットによって零か
前記BXの３系統の入力を持ち、２の補数表現において、
前記MRによって符号なし数乗算を行った後、前記ACを、
前記AXの最上位ビットによって零か前記BXの補正、及
び、前記BXの最上位ビットによって零か前記AXの補正を
行う乗算器。