JPH02266427A - 乗算器 - Google Patents
乗算器Info
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- JPH02266427A JPH02266427A JP1087605A JP8760589A JPH02266427A JP H02266427 A JPH02266427 A JP H02266427A JP 1087605 A JP1087605 A JP 1087605A JP 8760589 A JP8760589 A JP 8760589A JP H02266427 A JPH02266427 A JP H02266427A
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- Japan
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- register
- multiplication
- bit
- zero
- significant bit
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- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 239000000047 product Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 241001415830 Bubo Species 0.000 description 1
- 208000016335 bubo Diseases 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロＲＯＭを用いて論理演算ユニット（
ＡＬＵ）を制御するマイクロプロセッサ等のＡＬＵにお
いて被乗数、及び、乗数をレジスタに保存し、これを２
の補数表現において、符号なし乗算を行った後、補正を
行うことで符号付き乗算の結果を得ることのできる乗算
器に関するものである。
ＡＬＵ）を制御するマイクロプロセッサ等のＡＬＵにお
いて被乗数、及び、乗数をレジスタに保存し、これを２
の補数表現において、符号なし乗算を行った後、補正を
行うことで符号付き乗算の結果を得ることのできる乗算
器に関するものである。
従来の技術
符号無し数乗算のアルゴリズムの標準的な乗算ユニット
は、第２図に示すような数個の機能素子、即ち、ｎビッ
トの並列書き込み及び読みだし可能なレジスタ、アキュ
ムレータ（ＡＣ）１．乗算レジスタ（ＭＲ）２、及び、
補助レジスタ（ＡＸ）３から構成される。被乗数Ａと乗
数Ｂは、最初それぞれＡＸ３とＭＲ２にセットされる。
は、第２図に示すような数個の機能素子、即ち、ｎビッ
トの並列書き込み及び読みだし可能なレジスタ、アキュ
ムレータ（ＡＣ）１．乗算レジスタ（ＭＲ）２、及び、
補助レジスタ（ＡＸ）３から構成される。被乗数Ａと乗
数Ｂは、最初それぞれＡＸ３とＭＲ２にセットされる。
Ａｃｔには、初期部分積として零がセットされる。
２ｎビツトの最終積Ｐは、ＡＣＩの右側にＭＲ２を連結
したレジスタＡＣＩ・ＭＲ２にもとまる。制御カウンタ
（ＣＴＲ）６は、加算シフトの回数を計算し、乗算の終
了を識別するために使用される。
したレジスタＡＣＩ・ＭＲ２にもとまる。制御カウンタ
（ＣＴＲ）６は、加算シフトの回数を計算し、乗算の終
了を識別するために使用される。
各サイクルでどのような演算が行われているかを記す。
５＝Ｓｎ−＋ ＋＋＋ ｓｌｓ。
を加算器５からの和出力とする。Ｃ１゜は、加算器５へ
の桁上げ入力、Ｃｏｕｔは、加算器からの桁上げ出力を
あられす。また、補助ベクトルＡＸＡＭＲ。
の桁上げ入力、Ｃｏｕｔは、加算器からの桁上げ出力を
あられす。また、補助ベクトルＡＸＡＭＲ。
を次式のように定義する。
ＡＸＡＭＲｏ ＝ＡＸ、 ＭＲｏ ＝１０、 ＭＲ
ｏ＝０ ここで、Ａ Ｘ Ａ Ｍ Ｒｏは、ＭＲの最下位ビット
であるＭＲｏ と、ＡＸレジスタの各ビットとの論理槽
をあられす。加算器では、初期桁上げ入力を零（Ｃｉ。
ｏ＝０ ここで、Ａ Ｘ Ａ Ｍ Ｒｏは、ＭＲの最下位ビット
であるＭＲｏ と、ＡＸレジスタの各ビットとの論理槽
をあられす。加算器では、初期桁上げ入力を零（Ｃｉ。
−〇）として、各サイクルで次式に示す加算を行う。
Ｃｏｕｔ −３←（ＡＣ）＋ （ＡＸＡＭＲｏ ）この
加算で、桁上げ出力Ｃ０ｕｔが生成される可能性がある
。この加算器５には、一定時間の遅れを持つ完全桁上げ
加算器が考えられる。加算器５の出力に和が生成される
と直ちに、右シフト演算が行われるが、この演算は、次
式のようになる。
加算で、桁上げ出力Ｃ０ｕｔが生成される可能性がある
。この加算器５には、一定時間の遅れを持つ完全桁上げ
加算器が考えられる。加算器５の出力に和が生成される
と直ちに、右シフト演算が行われるが、この演算は、次
式のようになる。
ＡＣ−ＭＲ←
Ｃｏｕｔ −５ｎ−１＋＋・Ｓ＋ＳｏＭＲｒ１−１
・＝ ＭＲこの右シフト演算では、加算器５の出力のう
ち、Ｃｏｕｔ ” ５ｎ−１”・ｓｌをＡＣに、ＳＯを
ＭＲｏ、−。
・＝ ＭＲこの右シフト演算では、加算器５の出力のう
ち、Ｃｏｕｔ ” ５ｎ−１”・ｓｌをＡＣに、ＳＯを
ＭＲｏ、−。
に入力して右シフトさせ、ＭＲｏをＭＲの右端から押し
出す。このようなストアシフト型演算は、マルチプレク
サ論理で構成でき、シフト演算を行う際に幾つかの入力
データのうち必要なものを選択してワークレジスタに入
力すれば良い。上述し゛た処理手順をまとめると、次の
ようになる。乗数ビットＭＲｏを調べ、１であれば乗数
Ａを、０であれば零ベクトルを部分積の上位ｎビットに
加算し、加算が終了した新しい上位の部分積と、加算に
使用しなかった下位の部分積とをまとめて右に１ビツト
シフトする。各部分積の右シフト操作は、紙と鉛筆を用
いた場合の左シフト操作に等価なものである。後者の場
合、被乗数Ａは決められたビット位置から部分積に加え
込まれる。このような処理は、すべての乗数が調べられ
るまで０回（１回の処理で１ビツト）くりかえされる。
出す。このようなストアシフト型演算は、マルチプレク
サ論理で構成でき、シフト演算を行う際に幾つかの入力
データのうち必要なものを選択してワークレジスタに入
力すれば良い。上述し゛た処理手順をまとめると、次の
ようになる。乗数ビットＭＲｏを調べ、１であれば乗数
Ａを、０であれば零ベクトルを部分積の上位ｎビットに
加算し、加算が終了した新しい上位の部分積と、加算に
使用しなかった下位の部分積とをまとめて右に１ビツト
シフトする。各部分積の右シフト操作は、紙と鉛筆を用
いた場合の左シフト操作に等価なものである。後者の場
合、被乗数Ａは決められたビット位置から部分積に加え
込まれる。このような処理は、すべての乗数が調べられ
るまで０回（１回の処理で１ビツト）くりかえされる。
演算の終了時点で、乗数ＢはすべてＭＲ２の右端から押
し出され、そのかわりに積の下半分がＭＲ２にはいる。
し出され、そのかわりに積の下半分がＭＲ２にはいる。
積の上半分はＡＣＩに保持される。
符号付き数乗算は、この符号なし数のアルゴリズムを用
いて実現する。まず、乗数（ＭＲ２）が２の補数におい
て負であれば符号反転を行い正の数にする。また、被乗
数（ＡＸ３）が２の補数において負であれば符号反転を
行い正の数にする。
いて実現する。まず、乗数（ＭＲ２）が２の補数におい
て負であれば符号反転を行い正の数にする。また、被乗
数（ＡＸ３）が２の補数において負であれば符号反転を
行い正の数にする。
そして、この符号なし数のアルゴリズムを用いて積の絶
対値を求め、乗数と被乗数の積が負であれば、積の絶対
値（ＡＣＩ、ＭＲ２）を符号反転し負の数にする。
対値を求め、乗数と被乗数の積が負であれば、積の絶対
値（ＡＣＩ、ＭＲ２）を符号反転し負の数にする。
発明が解決しようとする課題
しかしながら、上記従来の方法では、符号付き数の乗算
において、多大のステップを必要とし、マイクロＲＯＭ
等のプログラムが長く、また、符号反転のハードウェア
、符号反転をするかどうかを決定するハードウェアを追
加しなければならなかった。
において、多大のステップを必要とし、マイクロＲＯＭ
等のプログラムが長く、また、符号反転のハードウェア
、符号反転をするかどうかを決定するハードウェアを追
加しなければならなかった。
課題を解決するための手段
本発明は、上記従来の問題点を解決するもので、ｎビッ
トの並列書き込み及び読みだし可能なレジスタ、アキュ
ムレータ（ＡＣ） 、乗算レジスタ（ＭＲ） 、補助レ
ジスタ１ （ＡＸ）、補助レジスタ２ （ＢＸ） 、及
び、ｎビットの加減算器から構成され、加減算器の一方
の入力にはＡＣが入り、他方の入力には、ＭＲの最下位
ビットによって零かＡＸ、ＢＸの最上位ビットによって
零かＡＸ、ＡＸの最上位ビットによって零かＢＸの３系
統の入力を持ち、２の複数表現において、ＭＲによって
符号なし数乗算を行った後、ＡＣを、ＡＸの最上位ビッ
トによって零かＢ、 Ｘの補正、及び、ＢＸの最上位ビ
ットによって零かＡＸの補正を行うことで符号付き数乗
算の結果を得ることのできる乗算器である。
トの並列書き込み及び読みだし可能なレジスタ、アキュ
ムレータ（ＡＣ） 、乗算レジスタ（ＭＲ） 、補助レ
ジスタ１ （ＡＸ）、補助レジスタ２ （ＢＸ） 、及
び、ｎビットの加減算器から構成され、加減算器の一方
の入力にはＡＣが入り、他方の入力には、ＭＲの最下位
ビットによって零かＡＸ、ＢＸの最上位ビットによって
零かＡＸ、ＡＸの最上位ビットによって零かＢＸの３系
統の入力を持ち、２の複数表現において、ＭＲによって
符号なし数乗算を行った後、ＡＣを、ＡＸの最上位ビッ
トによって零かＢ、 Ｘの補正、及び、ＢＸの最上位ビ
ットによって零かＡＸの補正を行うことで符号付き数乗
算の結果を得ることのできる乗算器である。
作用
これによって、ｎビットのレジスタを１個追加するだけ
で、高速に、同じアルゴリズムで、符号なし数乗算、及
び、符号付き数乗算を行うことができる。
で、高速に、同じアルゴリズムで、符号なし数乗算、及
び、符号付き数乗算を行うことができる。
実施例
本発明の実施例として、第１図の構成図により、２の補
数表示数を直接実行できる乗算器を説明する。このアル
ゴリズムの利点は、すべての被加算項の符号が正である
ということにあり、従って、従来のＡＬＵを用いてハー
ドウェアを構成できる。
数表示数を直接実行できる乗算器を説明する。このアル
ゴリズムの利点は、すべての被加算項の符号が正である
ということにあり、従って、従来のＡＬＵを用いてハー
ドウェアを構成できる。
２１のｎビットの２の補数表示数、
Ａ＝ （ａｎ−＋ ａｎ−２＋＋＋ ａ＋ａｏ）
２Ｂ＝ （ｂｎ−＋ ｔ）ｎ−２＋＋＋ ｂｕｂｏ
） ２を考える。ＡとＢの値ＡｖとＢｖは次式からなる
。
２Ｂ＝ （ｂｎ−＋ ｔ）ｎ−２＋＋＋ ｂｕｂｏ
） ２を考える。ＡとＢの値ＡｖとＢｖは次式からなる
。
Ａ ｖ ＝ −ａ、−１２’−’ ＋ Σａ、２１＋
０ によって次のように表せる。
０ によって次のように表せる。
＝ＡｖＸＢｖ
２の補数の数表環において、積Ｐ＝ＡＸＢ−（ｐ２ｎ−
１１）２ｎ−２”’ ｐ＋ｐｏ）２の値Ｐｖは、適当な
重み付き因数と、係数ａ１またはｂｉ との積ここで、
第１項（波線）は、２０ビツトを越えているため、ボロ
ーとして現れるだけで無視できる。第２項は、符号なし
数の乗算そのものである。即ち、符号付き数の乗算は、
符号なし数の乗算を行い、その後で、第３項、第４項に
あたる部分を減算することで補正することができる。
１１）２ｎ−２”’ ｐ＋ｐｏ）２の値Ｐｖは、適当な
重み付き因数と、係数ａ１またはｂｉ との積ここで、
第１項（波線）は、２０ビツトを越えているため、ボロ
ーとして現れるだけで無視できる。第２項は、符号なし
数の乗算そのものである。即ち、符号付き数の乗算は、
符号なし数の乗算を行い、その後で、第３項、第４項に
あたる部分を減算することで補正することができる。
ここで、第３項は、Ａｖの符号ビットが負の場合、先の
符号なし数の演算後のＡＣからＢｖを符号なし数として
減算することで実現できる。また、第４項は、Ｂｖの符
号ビットが負の場合、先の符号なし数の演算後のＡＣか
らＡｖを符号なし数として減算することで実現できる。
符号なし数の演算後のＡＣからＢｖを符号なし数として
減算することで実現できる。また、第４項は、Ｂｖの符
号ビットが負の場合、先の符号なし数の演算後のＡＣか
らＡｖを符号なし数として減算することで実現できる。
ここで、発生するボローは無視すれば良い。
これによって、符号なしあり、の乗算は、全く同じマイ
クロプログラムを用いることができる。即ち、符号付き
数のプログラムを使用して、符号なし数のときは、Ａｖ
、Ｂｖの符号ビットを無視して零とし、補正をなしにす
れば良い。
クロプログラムを用いることができる。即ち、符号付き
数のプログラムを使用して、符号なし数のときは、Ａｖ
、Ｂｖの符号ビットを無視して零とし、補正をなしにす
れば良い。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明の一実施例における構成ブロック図で
ある。
ある。
乗算ユニットは、数個の機能素子、即ち、ｎビットの並
列書き込み及び読みだし可能なレジスタ、アキュムレー
タ（ＡＣ）１、乗算レジスタ（ＭＲ）２、及び補助レジ
スタ（ＡＸ）３、補助レジスタ（ＢＸ）７から構成され
る。被乗数Ａと乗数Ｂは、最初それぞれＡＸ３とＭＲ２
にセットされる。ＡＣＩには、初期部分積として零がセ
ットされる。
列書き込み及び読みだし可能なレジスタ、アキュムレー
タ（ＡＣ）１、乗算レジスタ（ＭＲ）２、及び補助レジ
スタ（ＡＸ）３、補助レジスタ（ＢＸ）７から構成され
る。被乗数Ａと乗数Ｂは、最初それぞれＡＸ３とＭＲ２
にセットされる。ＡＣＩには、初期部分積として零がセ
ットされる。
２０ビツトの符号なし数の最終積Ｐは、ＡＣＩの右側に
ＭＲ２を連結したレジスタＡＣＩ・ＭＲ２にもとまる。
ＭＲ２を連結したレジスタＡＣＩ・ＭＲ２にもとまる。
これは、上記第２項と全（同一である。＄ＩＪ御カウン
タ（ＣＴＲ）６は、加算シフトの回数を計算し、乗算の
終了を識別するために使用される。
タ（ＣＴＲ）６は、加算シフトの回数を計算し、乗算の
終了を識別するために使用される。
各サイクルでどのような演算が行われているかは、上記
従来例と全（同じである。
従来例と全（同じである。
ここで、符号付き数の場合は、ＡＣＩを補正する。補助
ベクトルＢ Ｘ Ａ Ａ Ｘ ｎ −＋を次式のように
定義する。
ベクトルＢ Ｘ Ａ Ａ Ｘ ｎ −＋を次式のように
定義する。
ＢＸＡＡＸｎ−＋ ＝丁Ｘ、 ＡＸｏ−＋ ＝
１０、 ＡＸ、−、＝Ｑ ここで、ＢＸＡＡＸｎ−＋ は、ＡＸの最上位ビットで
あるＡ ｘｎ−＋ と、ＢＸレジスタの各ビットとの
論理積をあられす。加算器では、初期桁上げ入力を１（
Ｃｉｎ−１）として、次式に示す加算を行う。
１０、 ＡＸ、−、＝Ｑ ここで、ＢＸＡＡＸｎ−＋ は、ＡＸの最上位ビットで
あるＡ ｘｎ−＋ と、ＢＸレジスタの各ビットとの
論理積をあられす。加算器では、初期桁上げ入力を１（
Ｃｉｎ−１）として、次式に示す加算を行う。
（ＡＣ）←（ＡＣ）＋ （ＡＸＡＢＸｏ−＋ ）この
加算（実質減算）で、桁下げ出力Ｃ６ｕｔが生成される
可能性があるが無視すれば良い。即ち、これは上記第３
項に基づき、ＡＸ３の最上位ピッ）ＡＸｎ−＋が１の場
合、ＢＸの値を減算したことになる。また、補助ベクト
ルＡ Ｘ Ａ Ｂ Ｘ ｎ−ｆを次式のように定義する
。
加算（実質減算）で、桁下げ出力Ｃ６ｕｔが生成される
可能性があるが無視すれば良い。即ち、これは上記第３
項に基づき、ＡＸ３の最上位ピッ）ＡＸｎ−＋が１の場
合、ＢＸの値を減算したことになる。また、補助ベクト
ルＡ Ｘ Ａ Ｂ Ｘ ｎ−ｆを次式のように定義する
。
ＡＸＡＢＸｎ−１＝ＡＸ、 ＢＸｎ−＋ ＝１０
、 ＢＸ、、 二〇 ここで、ＡＸＡＢＸｎ−＋ は、ＢＸの最上位ビットで
あるＢＸｏ−＋ と、ＡＸレジスタの各ビットとの論
理積をあられす。加算器では、初期桁上げ入力を１（Ｃ
ｉ、＝１＞として、次式に示す加算を行う。
、 ＢＸ、、 二〇 ここで、ＡＸＡＢＸｎ−＋ は、ＢＸの最上位ビットで
あるＢＸｏ−＋ と、ＡＸレジスタの各ビットとの論
理積をあられす。加算器では、初期桁上げ入力を１（Ｃ
ｉ、＝１＞として、次式に示す加算を行う。
（ＡＣ） ← （ＡＣ）＋ （ＢＸＡＡＸｎ−＋
）この加算（実質減算）で、桁下げ出力Ｃ３ｕｔが生
成される可能性があるが無視すれば良い。即ち、これは
上記第４項に居づき、ＢＸ７の最上位ピッｈＢＸｏ−＋
が１の場合、ＡＸ２の値を減算したことになる。
）この加算（実質減算）で、桁下げ出力Ｃ３ｕｔが生
成される可能性があるが無視すれば良い。即ち、これは
上記第４項に居づき、ＢＸ７の最上位ピッｈＢＸｏ−＋
が１の場合、ＡＸ２の値を減算したことになる。
つまり、この２サイクルの補正を行うことで簡単に符号
付き数の積を求めることができる。
付き数の積を求めることができる。
また、符号なし数乗算と符号付き数乗算でマイクロＲＯ
Ｍ等プログラムが同一の場合は、補正時のＡ Ｘ、、
、Ｂ Ｘｎ−＋を、強１す的に零にすることで補正を
行わないようにすれば符号なし数の積、補正時のＡ Ｘ
ｏ−＋ 、 Ｂ Ｘｎ−＋を見るようにずれば符号付
き数の積を求めることができる。
Ｍ等プログラムが同一の場合は、補正時のＡ Ｘ、、
、Ｂ Ｘｎ−＋を、強１す的に零にすることで補正を
行わないようにすれば符号なし数の積、補正時のＡ Ｘ
ｏ−＋ 、 Ｂ Ｘｎ−＋を見るようにずれば符号付
き数の積を求めることができる。
発明の効果
以上のように本発明によれば、ｎビットのレジスタを１
個追加するだけで、高速に、同じアルゴリズムで、符号
なし数乗算、及び、符号付き数乗算を行うことができる
。
個追加するだけで、高速に、同じアルゴリズムで、符号
なし数乗算、及び、符号付き数乗算を行うことができる
。
第１図は本発明の一実施例におけるブロック図、第２図
は従来例におけるブロック図である。 １・・・・・・ｎビットの並列書き込み及び読みだし可
能なレジスタ、アキュムレータ（ＡＣ）、２・・・・・
・ｎビットの並列書き込み及び読みだし可能なレジスタ
乗算レジスタ（ＭＲ）、３・・・・・・ｎビットの並列
書き込み及び読みだし可能なレジスタ、補助レジスタ（
ＡＸ） 、４・・・・・・論理積回路、５・・・・・・
ｎビットの加減算器、６・・・・・・制御カウンタ、７
・・・・・・ｎビットの並列書き込み及び読みだし可能
なレジスタ、補助レジスタ（ＢＸ）、８．９・・・・・
・反転論理情回路。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｗ４１図 Ｓ・δへ−ｔ“°−ｓ、ｓ。 べ 乙φＧ 仁ｌ！ｔ４
は従来例におけるブロック図である。 １・・・・・・ｎビットの並列書き込み及び読みだし可
能なレジスタ、アキュムレータ（ＡＣ）、２・・・・・
・ｎビットの並列書き込み及び読みだし可能なレジスタ
乗算レジスタ（ＭＲ）、３・・・・・・ｎビットの並列
書き込み及び読みだし可能なレジスタ、補助レジスタ（
ＡＸ） 、４・・・・・・論理積回路、５・・・・・・
ｎビットの加減算器、６・・・・・・制御カウンタ、７
・・・・・・ｎビットの並列書き込み及び読みだし可能
なレジスタ、補助レジスタ（ＢＸ）、８．９・・・・・
・反転論理情回路。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｗ４１図 Ｓ・δへ−ｔ“°−ｓ、ｓ。 べ 乙φＧ 仁ｌ！ｔ４
Claims (1)
- ｎビットの並列書き込み及び読みだし可能なレジスタ、
アキュムレータ（ＡＣ）、乗算レジスタ（ＭＲ）、補助
レジスタ１（ＡＸ）、補助レジスタ２（ＢＸ）、及び、
ｎビットの加減算器から構成され、前記加減算器の一方
の入力には前記ＡＣが入り、他方の入力には、前記ＭＲ
の最下位ビットによって零か前記ＡＸ、ＢＸの最上位ビ
ットによって零か前記ＡＸ、ＡＸの最上位ビットによっ
て零か前記ＢＸの３系統の入力を持ち、２の補数表現に
おいて、前記ＭＲによって符号なし数乗算を行った後、
前記ＡＣを、前記ＡＸの最上位ビットによって零か前記
ＢＸの補正、及び、前記ＢＸの最上位ビットによって零
か前記ＡＸの補正を行う乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087605A JP2512801B2 (ja) | 1989-04-06 | 1989-04-06 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087605A JP2512801B2 (ja) | 1989-04-06 | 1989-04-06 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266427A true JPH02266427A (ja) | 1990-10-31 |
| JP2512801B2 JP2512801B2 (ja) | 1996-07-03 |
Family
ID=13919601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087605A Expired - Lifetime JP2512801B2 (ja) | 1989-04-06 | 1989-04-06 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512801B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128924A (ja) * | 1990-09-20 | 1992-04-30 | Nec Ic Microcomput Syst Ltd | 乗算回路 |
-
1989
- 1989-04-06 JP JP1087605A patent/JP2512801B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128924A (ja) * | 1990-09-20 | 1992-04-30 | Nec Ic Microcomput Syst Ltd | 乗算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512801B2 (ja) | 1996-07-03 |
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