JPH0427587B2 - - Google Patents
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- JPH0427587B2 JPH0427587B2 JP59105053A JP10505384A JPH0427587B2 JP H0427587 B2 JPH0427587 B2 JP H0427587B2 JP 59105053 A JP59105053 A JP 59105053A JP 10505384 A JP10505384 A JP 10505384A JP H0427587 B2 JPH0427587 B2 JP H0427587B2
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
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- G06F7/4991—Overflow or underflow
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
産業上の利用分野
本発明は、デイジタル信号処理に用いられる演
算装置に関するものである。 従来例の構成とその問題点 近年、デイジタル信号処理の応用拡大そして
LSI化の促進により、デイジタル信号処理法に高
速性とともに高精度性が要求されるようになつて
きた。 このデイジタル信号処理手法のひとつに積和演
算が上げられる。積和演算を高速に行うため、従
来から第１図に示す様な演算装置が用いられてい
る。１は２つの入力データの積を求める乗算器、
２，３は乗算器１の入力ラツチである。４，５は
加算器６の入力ラツチであり、７は加算器６の出
力を蓄えるアキユムレータである。加算器６では
乗算器１の出力と、アキユムレータ７の出力との
加算を行う。 以上のように構成された従来の演算装置につい
て、以下その動作を説明する。なお、数体系は、
固定小数点で２の補数表現の系を用いる。 乗算器１の入力ラツチ２に与えられる入力系列
をxi入力ラツチ３に与えられる入力系列をyiとす
ると、乗算器１ではxi・yiが求められる。一方、
加算器６は、入力ラツチ５を通じて、乗算器１の
出力と接続し、加算結果にこれを足しこむ構成に
なつている。そこで乗算器１と加算器６をパイプ
ライン動作させることにより高速に積和演算を行
い最終的に〓xi・yiが求まる。 しかしながら上記のような構成では、加算によ
るオーバーフローという問題を考えた場合、求め
る値と全く異つた結果がでてくる可能性がある。
とくに、入力系列のxiとyiが同じ場合、たとえば
信号のパワー計算においてもしオーバーフローが
生じれば求める値と出力値との間の誤差は積和計
算を繰り返せば繰り返すほど拡大していくことに
なる。 この問題点に関して、従来からとられている処
理は、加算器６で生じるオーバーフロー回数ｌを
あらかじめ予測し、入力系列xi，yiを右にｌビツ
トシフトした値、2-lxi，2-lyiを乗算器１の入力と
する方法である。しかしすべての入力系列xi，yi
に対しシフト演算を行うことは、本来の積和演算
に対して大きなオーバーヘツドになつていた。加
えて、2lビツトの左シフト演算を行つて、最終結
果2-2l・〓xiyiを入力系列のデータxi，yiと同じ桁
にあわせる際に生じる可能性のあるシフタのオー
バーフローに対する対策が何もとられていないと
いう欠点を有していた。 発明の目的 本発明の第１の目的は、上記従来の問題を解決
し、積和演算を行う際のオーバーフローが生じに
くく、また、もしオーバーフローが生じても、そ
れに対する対策をもつ演算装置を提供することに
ある。 本発明の第２の目的は、累積加算等、積和演算
以外の算術演算に対しても、オーバーフローの生
じにくく、また、もしオーバーフローが生じても
それに対する対策をもつ演算装置を提供すること
にある。 発明の構成 本発明は、２つの入力データの積を求める乗算
器と、前記乗算器の出力を１つの入力すると２入
力の第１のマルチプレクサと、前記第１のマルチ
プレクサで選ばれるデータを格納する第３のレジ
スタと、前記第３のレジスタに格納されているデ
ータを入力とし、これをシフトして出力するバレ
ルシフタと、前記バレルシフタにおけるオーバー
フローを検出するバレルシフタオーバーフロー検
出回路と、前記バレルシフタに対してそのシフト
数と、シフト方向とを与える第２、第３のレジス
タと、前記第２、第３のレジスタの出力を入力と
し、前記バレルシフタに接続する２入力の第２の
マルチプレクサと、第４のレジスタと、前記バレ
ルシフタの出力と、前記第４のレジスタの出力を
入力とする２入力の算術論理演算器と、前記算術
論理演算器におけるオーバーフローを検出する算
術論理演算器オーバーフロー検出回路と、前記算
術論理演算器の出力と接続し、そのデータを最大
値または最小値に説明する最大値最小値設定回路
と、前記バレルシフタオーバーフロー検出回路
と、前記算術論理演算器オーバーフロー検出回路
と、前記第３のレジスタの最上位ビツトと他の入
力とに接続し、前記最大値最小値設定回路に、最
大値か最小値かの区別の情報と、最大値最小値設
定のイネーブル情報を与える、最大値最小値設定
コントロール部と、を具備したことを特徴とする
演算装置であり、前記乗算器の出力は前記第２の
レジスタで示され得る数だけシフトした後、前記
算術論理演算器に入力することにより、積和演算
時の前記算術論理演算器内でのオーバーフローを
防ぎ、また積和演算以外の時は前記第１のマルチ
プレクサに入力される前記乗算器の出力以外のも
う１つの入力データを、前記第３のレジスタで示
される数だけシフトした後、前記算術論理演算器
に入力することにより、前記算術論理演算器での
オーバーフローが発生することを防ぎまた、もし
それでも前記算術論理演算器でオーバーフローが
生じた時、あるいはデータをバレルシフタでシフ
トアツプすることによりオーバーフローが生じた
時は前記算術論理演算器の出力をオーバーフロー
の生じた方向により最大値または最小値に設定す
ることのできるものである。 実施例の説明 第２図は本発明の一実施例における演算装置の
構成を示す。第２図において、２１は乗算器であ
り入力ラツチ２２，２３に与えられたｎビツトの
２つのデータｘ，ｙの積を求め2nビツトの出力
のうち最上位ビツトを除く2n−１ビツトのデー
タを乗算結果として出力する。２４は及びの
入力端子をもつマルチプレクサであり、乗算器２
１の出力データおよびそれ以外のデータのいずれ
かを選択してレジスタ２５に出力する。２６はバ
レルシフタであり、レジスタ２５のデータをシフ
トしてｍビツトのデータとして出力する。２７，
２８はともにレジスタであり、バレルシフタ２６
にシフト数を与える。レジスタ２７は乗算器２１
の出力データのバレルシフタ２６におけるシフト
数を保持している。レジスタ２８はマルチプレク
サ２４のもう１方の入力データのバレルシフタ２
６におけるシフト数を保持している。２９はお
よびの入力端子をもつマルチプレクサであり、
レジスタ２７、レジスタ２８のいずれかの値をシ
フト数としてバレルシフタ２６に与える。マルチ
プレクサ２９とマルチプレクサ２４とは連動して
おり、同一のセレクト信号で動作する。つまりマ
ルチプレクサ２４がバレルシフタ２６に乗算出力
データをセレクトして入力した時、マルチプレク
サ２９は、そのデータのバレルシフタ２６でのシ
フト数として、レジスタ２７に格納してデータを
与える。また、マルチプレクサ２４が他方の入力
データをセレクトした時は、マルチプレクサ２９
はレジスタ２８に格納しているデータをバレルシ
フタ２６のシフト数としてセレクトする。３０は
バレルシフタにおけるオーバーフロー検出回路で
あり、入力データをバレルシフタ２６においてシ
フトアツプすることにより生じ得るオーバーフロ
ーを検出しその情報BOVＦを出力する。３１はｍ
ビツト幅の算術論理演算器であり、バレルシフタ
２６の出力と、レジスタ３２に格納されているデ
ータを入力とし、算術あるいは論理演算を行う。
３３は算術論理演算器３１において生じ得るオー
バーフローを検出してその情報AOVＦを出力する
ALUオーバーフロー検出回路である。３４は算
術論理演算器３１の出力をｍビツトの最大値011
…１あるいは最小値100…０に設定できる最大値
最小値設定回路である。３５はバレルシフタ２６
におけるオーバーフロー情報BOVＦと、算術論理
演算器３１におけるオーバーフロー情報AOVＦと
レジスタ２５の最上位ビツトの値MSBと何らか
の最大値最小値条件とを入力とし最大値最小値設
定回路３４に最大値最小値設定のイネーブル信号
と、その設定値が最大値011…１であるか最小値
100…０であるかの区別をする方向信号とを与え
る、最大値最小値設定コントロール部である。最
大値最小値設定コントロール部３５に入力される
何らかの最大値最小値設定の条件は例えば、命令
やフラグのことを示す。また、この設定条件はな
くてもよいことは言うまでもない。 以上の様に構成された本実施例の演算装置につ
いて以下その動作を説明する。 まず積和演算時の動作について説明する。積和
演算時にはマルチプレクサ２４，２９の出力には
セレクト信号によりの入力端子がセレクトされ
る。ｎビツトの入力データ系列xi，yiは、それぞ
れ入力ラツチ２２，２３でラツチされた後、乗算
器２１で乗算され2n−１ビツトのデータxiyiとし
てマルチプレクサ２４、レジスタ２５を通りバレ
ルシフタ２６に入力される。あらかじめレジスタ
２７で、バレルシフタ２６の値を右にｌビツトシ
フトする事を指示しておくと、バレルシフタに入
力されたデータは、第３図で示すように少なくと
も上位ｌ＋１ビツトは符号であるｍビツトのデー
タに変換された後、算術論理演算器３１でレジス
タ３２の値に足される。第３図でＳは符号ビツト
を示している。ALUオーバーフロー検出回路３
３では算術論理演算器３１におけるｍ−１ビツト
と目とｍ−２ビツト目の桁上りの排他的論理和を
とり、これを算術論理演算器３１のオーバーフロ
ー情報AOVＦとして出力する。つまり算術論理演
算器で加算の結果がオーバーフローするとAOVＦ
が１となる。算術論理演算器３１で加算されたデ
ータは、最大値最小値設定回路３４に入力され
る。ここにおいて最大値最小値設定コントロール
部３５を最大値最小値設定モードにしておけばも
し上記加算の結果がオーバーフローしてAOVＦが
１であつた場合、そのオーバーフローした方向に
応じて、最大値あるいは最小値を設定する。レジ
スタ３２の値を演算開始時にクリアしておき、そ
の後は最大値最小値設定回路３４の出力結果に更
新していけばオーバーフローの生じにくい形で積
和演算を行うことができる。そしてもし積和演算
時に算術論理演算器３１でオーバーフローが生じ
なかつたら、最終的に2-lxiyiが得られる。つま
り、入力系列xi，yiをあらかじめ右にl/2ビツトづ
つシフトしてから積和演算を行いオーバーフロー
の発生を防ぐ従来の方法と同様のことを入力系列
x1，yiをあらかじめ右にシフトすることなしに実
現している。また有効ビツトｎビツトのデータ
xi，yiを乗算後、右シフトで行つているため、あ
らかじめデータをl/2ビツト右にシフトして、有
効ビツトｎ−l/2ビツトのデータとして乗算する
時に比べて、乗算結果の誤差は小さい。例えば、 xi＝−aOi＋o-1 〓j=1 aji・2-j bi＝−bOi＋o-1 〓j=1 bji・2-j とする。ここでaji（ｊ＝０〜ｎ−１）は１又は０
の値をとる。 ゆえに となる。このデータの上位2n−ｌビツト値(5)と
(1)の値の差は(2)，(3)，(4)の値を足したことによる
桁上がりにより最大、上位からｎ−l/2ビツト目
に１がたつ値となる。よつて、乗算後のデータ(5)
を右にｌビツトシフトして得られたデータ(5)′と、
あらかじめxi，yiをl/2づつ右にシフトした後、そ
のデータを乗算した結果(1)′の差は、最大
算装置に関するものである。 従来例の構成とその問題点 近年、デイジタル信号処理の応用拡大そして
LSI化の促進により、デイジタル信号処理法に高
速性とともに高精度性が要求されるようになつて
きた。 このデイジタル信号処理手法のひとつに積和演
算が上げられる。積和演算を高速に行うため、従
来から第１図に示す様な演算装置が用いられてい
る。１は２つの入力データの積を求める乗算器、
２，３は乗算器１の入力ラツチである。４，５は
加算器６の入力ラツチであり、７は加算器６の出
力を蓄えるアキユムレータである。加算器６では
乗算器１の出力と、アキユムレータ７の出力との
加算を行う。 以上のように構成された従来の演算装置につい
て、以下その動作を説明する。なお、数体系は、
固定小数点で２の補数表現の系を用いる。 乗算器１の入力ラツチ２に与えられる入力系列
をxi入力ラツチ３に与えられる入力系列をyiとす
ると、乗算器１ではxi・yiが求められる。一方、
加算器６は、入力ラツチ５を通じて、乗算器１の
出力と接続し、加算結果にこれを足しこむ構成に
なつている。そこで乗算器１と加算器６をパイプ
ライン動作させることにより高速に積和演算を行
い最終的に〓xi・yiが求まる。 しかしながら上記のような構成では、加算によ
るオーバーフローという問題を考えた場合、求め
る値と全く異つた結果がでてくる可能性がある。
とくに、入力系列のxiとyiが同じ場合、たとえば
信号のパワー計算においてもしオーバーフローが
生じれば求める値と出力値との間の誤差は積和計
算を繰り返せば繰り返すほど拡大していくことに
なる。 この問題点に関して、従来からとられている処
理は、加算器６で生じるオーバーフロー回数ｌを
あらかじめ予測し、入力系列xi，yiを右にｌビツ
トシフトした値、2-lxi，2-lyiを乗算器１の入力と
する方法である。しかしすべての入力系列xi，yi
に対しシフト演算を行うことは、本来の積和演算
に対して大きなオーバーヘツドになつていた。加
えて、2lビツトの左シフト演算を行つて、最終結
果2-2l・〓xiyiを入力系列のデータxi，yiと同じ桁
にあわせる際に生じる可能性のあるシフタのオー
バーフローに対する対策が何もとられていないと
いう欠点を有していた。 発明の目的 本発明の第１の目的は、上記従来の問題を解決
し、積和演算を行う際のオーバーフローが生じに
くく、また、もしオーバーフローが生じても、そ
れに対する対策をもつ演算装置を提供することに
ある。 本発明の第２の目的は、累積加算等、積和演算
以外の算術演算に対しても、オーバーフローの生
じにくく、また、もしオーバーフローが生じても
それに対する対策をもつ演算装置を提供すること
にある。 発明の構成 本発明は、２つの入力データの積を求める乗算
器と、前記乗算器の出力を１つの入力すると２入
力の第１のマルチプレクサと、前記第１のマルチ
プレクサで選ばれるデータを格納する第３のレジ
スタと、前記第３のレジスタに格納されているデ
ータを入力とし、これをシフトして出力するバレ
ルシフタと、前記バレルシフタにおけるオーバー
フローを検出するバレルシフタオーバーフロー検
出回路と、前記バレルシフタに対してそのシフト
数と、シフト方向とを与える第２、第３のレジス
タと、前記第２、第３のレジスタの出力を入力と
し、前記バレルシフタに接続する２入力の第２の
マルチプレクサと、第４のレジスタと、前記バレ
ルシフタの出力と、前記第４のレジスタの出力を
入力とする２入力の算術論理演算器と、前記算術
論理演算器におけるオーバーフローを検出する算
術論理演算器オーバーフロー検出回路と、前記算
術論理演算器の出力と接続し、そのデータを最大
値または最小値に説明する最大値最小値設定回路
と、前記バレルシフタオーバーフロー検出回路
と、前記算術論理演算器オーバーフロー検出回路
と、前記第３のレジスタの最上位ビツトと他の入
力とに接続し、前記最大値最小値設定回路に、最
大値か最小値かの区別の情報と、最大値最小値設
定のイネーブル情報を与える、最大値最小値設定
コントロール部と、を具備したことを特徴とする
演算装置であり、前記乗算器の出力は前記第２の
レジスタで示され得る数だけシフトした後、前記
算術論理演算器に入力することにより、積和演算
時の前記算術論理演算器内でのオーバーフローを
防ぎ、また積和演算以外の時は前記第１のマルチ
プレクサに入力される前記乗算器の出力以外のも
う１つの入力データを、前記第３のレジスタで示
される数だけシフトした後、前記算術論理演算器
に入力することにより、前記算術論理演算器での
オーバーフローが発生することを防ぎまた、もし
それでも前記算術論理演算器でオーバーフローが
生じた時、あるいはデータをバレルシフタでシフ
トアツプすることによりオーバーフローが生じた
時は前記算術論理演算器の出力をオーバーフロー
の生じた方向により最大値または最小値に設定す
ることのできるものである。 実施例の説明 第２図は本発明の一実施例における演算装置の
構成を示す。第２図において、２１は乗算器であ
り入力ラツチ２２，２３に与えられたｎビツトの
２つのデータｘ，ｙの積を求め2nビツトの出力
のうち最上位ビツトを除く2n−１ビツトのデー
タを乗算結果として出力する。２４は及びの
入力端子をもつマルチプレクサであり、乗算器２
１の出力データおよびそれ以外のデータのいずれ
かを選択してレジスタ２５に出力する。２６はバ
レルシフタであり、レジスタ２５のデータをシフ
トしてｍビツトのデータとして出力する。２７，
２８はともにレジスタであり、バレルシフタ２６
にシフト数を与える。レジスタ２７は乗算器２１
の出力データのバレルシフタ２６におけるシフト
数を保持している。レジスタ２８はマルチプレク
サ２４のもう１方の入力データのバレルシフタ２
６におけるシフト数を保持している。２９はお
よびの入力端子をもつマルチプレクサであり、
レジスタ２７、レジスタ２８のいずれかの値をシ
フト数としてバレルシフタ２６に与える。マルチ
プレクサ２９とマルチプレクサ２４とは連動して
おり、同一のセレクト信号で動作する。つまりマ
ルチプレクサ２４がバレルシフタ２６に乗算出力
データをセレクトして入力した時、マルチプレク
サ２９は、そのデータのバレルシフタ２６でのシ
フト数として、レジスタ２７に格納してデータを
与える。また、マルチプレクサ２４が他方の入力
データをセレクトした時は、マルチプレクサ２９
はレジスタ２８に格納しているデータをバレルシ
フタ２６のシフト数としてセレクトする。３０は
バレルシフタにおけるオーバーフロー検出回路で
あり、入力データをバレルシフタ２６においてシ
フトアツプすることにより生じ得るオーバーフロ
ーを検出しその情報BOVＦを出力する。３１はｍ
ビツト幅の算術論理演算器であり、バレルシフタ
２６の出力と、レジスタ３２に格納されているデ
ータを入力とし、算術あるいは論理演算を行う。
３３は算術論理演算器３１において生じ得るオー
バーフローを検出してその情報AOVＦを出力する
ALUオーバーフロー検出回路である。３４は算
術論理演算器３１の出力をｍビツトの最大値011
…１あるいは最小値100…０に設定できる最大値
最小値設定回路である。３５はバレルシフタ２６
におけるオーバーフロー情報BOVＦと、算術論理
演算器３１におけるオーバーフロー情報AOVＦと
レジスタ２５の最上位ビツトの値MSBと何らか
の最大値最小値条件とを入力とし最大値最小値設
定回路３４に最大値最小値設定のイネーブル信号
と、その設定値が最大値011…１であるか最小値
100…０であるかの区別をする方向信号とを与え
る、最大値最小値設定コントロール部である。最
大値最小値設定コントロール部３５に入力される
何らかの最大値最小値設定の条件は例えば、命令
やフラグのことを示す。また、この設定条件はな
くてもよいことは言うまでもない。 以上の様に構成された本実施例の演算装置につ
いて以下その動作を説明する。 まず積和演算時の動作について説明する。積和
演算時にはマルチプレクサ２４，２９の出力には
セレクト信号によりの入力端子がセレクトされ
る。ｎビツトの入力データ系列xi，yiは、それぞ
れ入力ラツチ２２，２３でラツチされた後、乗算
器２１で乗算され2n−１ビツトのデータxiyiとし
てマルチプレクサ２４、レジスタ２５を通りバレ
ルシフタ２６に入力される。あらかじめレジスタ
２７で、バレルシフタ２６の値を右にｌビツトシ
フトする事を指示しておくと、バレルシフタに入
力されたデータは、第３図で示すように少なくと
も上位ｌ＋１ビツトは符号であるｍビツトのデー
タに変換された後、算術論理演算器３１でレジス
タ３２の値に足される。第３図でＳは符号ビツト
を示している。ALUオーバーフロー検出回路３
３では算術論理演算器３１におけるｍ−１ビツト
と目とｍ−２ビツト目の桁上りの排他的論理和を
とり、これを算術論理演算器３１のオーバーフロ
ー情報AOVＦとして出力する。つまり算術論理演
算器で加算の結果がオーバーフローするとAOVＦ
が１となる。算術論理演算器３１で加算されたデ
ータは、最大値最小値設定回路３４に入力され
る。ここにおいて最大値最小値設定コントロール
部３５を最大値最小値設定モードにしておけばも
し上記加算の結果がオーバーフローしてAOVＦが
１であつた場合、そのオーバーフローした方向に
応じて、最大値あるいは最小値を設定する。レジ
スタ３２の値を演算開始時にクリアしておき、そ
の後は最大値最小値設定回路３４の出力結果に更
新していけばオーバーフローの生じにくい形で積
和演算を行うことができる。そしてもし積和演算
時に算術論理演算器３１でオーバーフローが生じ
なかつたら、最終的に2-lxiyiが得られる。つま
り、入力系列xi，yiをあらかじめ右にl/2ビツトづ
つシフトしてから積和演算を行いオーバーフロー
の発生を防ぐ従来の方法と同様のことを入力系列
x1，yiをあらかじめ右にシフトすることなしに実
現している。また有効ビツトｎビツトのデータ
xi，yiを乗算後、右シフトで行つているため、あ
らかじめデータをl/2ビツト右にシフトして、有
効ビツトｎ−l/2ビツトのデータとして乗算する
時に比べて、乗算結果の誤差は小さい。例えば、 xi＝−aOi＋o-1 〓j=1 aji・2-j bi＝−bOi＋o-1 〓j=1 bji・2-j とする。ここでaji（ｊ＝０〜ｎ−１）は１又は０
の値をとる。 ゆえに となる。このデータの上位2n−ｌビツト値(5)と
(1)の値の差は(2)，(3)，(4)の値を足したことによる
桁上がりにより最大、上位からｎ−l/2ビツト目
に１がたつ値となる。よつて、乗算後のデータ(5)
を右にｌビツトシフトして得られたデータ(5)′と、
あらかじめxi，yiをl/2づつ右にシフトした後、そ
のデータを乗算した結果(1)′の差は、最大
【式】となる。なお(1)′は(1)の右にｌビ
ツトシフトした値である。第４図における１，
２，３，４，５，１′，５′は上記の値(1)，(2)，
(3)，(4)，(5)，(1)′，(5)′に相当する。またS1，…
…，S5はそれぞれ符号ビツトを示し、S2，S3，S4
については加算を行なうため符号延長を行なつて
いる。 一方、もし算術論理演算器３１でオーバーフロ
ーが生じた時は、その時点で最大値又は最小値を
設定してレジスタ３２に代入する。つまり、負の
値に負の値を足してオーバーフローした時はｍビ
ツトの最小値100…０を、正の値に正の値を足し
てオーバーフローした時はｍビツトの最大値011
…１を設定する。この操作により、積和演算の途
中でもしオーバーフローしても、そのデータを最
大値又は最小値で近似し誤差の小さい値を結果と
して出力することができる。 次に、積和演算以外の時の動作について説明す
る。この時のマルチプレクサ２４，２７の出力と
しては、セレクト信号により入力端子がセレク
トされる。つまり、マルチプレクサ２４への入力
データは、レジスタ２５を通りバレルシフタ２
６によりレジスタ２８の示すシフト数だけシフト
される。そこで例えば、レジスタ３２をあらかじ
めクリアしておき、バレルシフタ２８の出力と算
術論理演算器３１で、論理和をとると、出力結果
として単純なシフト演算を実現することができ
る。ここで、レジスタ２８でバレルシフタのシフ
トアツプを指示し、データがオーバーフローした
時は、最大値最小値設定モードにすることによ
り、算術論理回路３１の出力である単純シフトの
結果をその入力データの符号により最大値又は
最小値に設定できる。また、和〓xiを求めるに
は、マルチプレクサ２４の入力端子から入力系
列xiを入力し、算術論理演算器２６で加算し行い
その出力をレジスタ３２に与えることにより実現
できる。そしてこの場合も入力データxiをまずレ
ジスタ２８の示す数だけ、バレルシフタ２６で右
にシフトしてから加算することにより、先にのべ
た積和演算の時と同様に、オーバーフローの発生
を防ぐことができる。又、もしオーバーフローが
途中で生じても、そのデータを最大値又は最小値
で近似し、誤差の少ない形で結果を出力すること
ができる。 発明の効果 本発明の演算装置は乗算器と２つのレジスタの
値のいずれかでシフトするバレルシフタと、算術
論理演算器と最大値最小値設定回路とそのコント
ロール部等から構成され、積和演算時には、前記
乗算器の出力を、一方のレジスタの値によりバレ
ルシフタで右シフトした後、前記算術論理演算器
で足しこんで行くことによりオーバーフローを防
ぐことができる。それでもオーバーフローが生じ
た時は、最大値最小値設定回路で値を最大値又は
最小値に設定することができ、ソストウエアでオ
ーバーフローの有無とチエツクすることなく誤差
の小さい形で演算結果を出力することができる。
又、乗算結果に対して右シフトを行うため、従来
のような被乗数をあらかじめ右シフトしておく方
法に比べてシフトに要するオーバーヘツドもな
く、乗算結果の誤差も小さくなる。 累積加算を行う時は、入力系列データを、バレ
ルシフトにおきもう一方のレジスタの与えるシフ
ト数だけ右シフトした後、前記算術論理演算器で
加算することによりオーバーフローを防いで結果
がえられる。それでもオーバーフローが生じた時
は、最大値最小値設定回路で値を最大値または最
小値に設定することができ、誤差の小さい形で演
算結果を出力することができる。また前記バレル
シフタの機能だけを用い、単純シフト演算も可能
でありこの場合もバレルシフタにおいてオーバー
フローが生じた時は、出力を最大値又は最小値に
設定でき、デイジタル信号処理用の演算装置とし
て本発明の実用的効果は大きい。
２，３，４，５，１′，５′は上記の値(1)，(2)，
(3)，(4)，(5)，(1)′，(5)′に相当する。またS1，…
…，S5はそれぞれ符号ビツトを示し、S2，S3，S4
については加算を行なうため符号延長を行なつて
いる。 一方、もし算術論理演算器３１でオーバーフロ
ーが生じた時は、その時点で最大値又は最小値を
設定してレジスタ３２に代入する。つまり、負の
値に負の値を足してオーバーフローした時はｍビ
ツトの最小値100…０を、正の値に正の値を足し
てオーバーフローした時はｍビツトの最大値011
…１を設定する。この操作により、積和演算の途
中でもしオーバーフローしても、そのデータを最
大値又は最小値で近似し誤差の小さい値を結果と
して出力することができる。 次に、積和演算以外の時の動作について説明す
る。この時のマルチプレクサ２４，２７の出力と
しては、セレクト信号により入力端子がセレク
トされる。つまり、マルチプレクサ２４への入力
データは、レジスタ２５を通りバレルシフタ２
６によりレジスタ２８の示すシフト数だけシフト
される。そこで例えば、レジスタ３２をあらかじ
めクリアしておき、バレルシフタ２８の出力と算
術論理演算器３１で、論理和をとると、出力結果
として単純なシフト演算を実現することができ
る。ここで、レジスタ２８でバレルシフタのシフ
トアツプを指示し、データがオーバーフローした
時は、最大値最小値設定モードにすることによ
り、算術論理回路３１の出力である単純シフトの
結果をその入力データの符号により最大値又は
最小値に設定できる。また、和〓xiを求めるに
は、マルチプレクサ２４の入力端子から入力系
列xiを入力し、算術論理演算器２６で加算し行い
その出力をレジスタ３２に与えることにより実現
できる。そしてこの場合も入力データxiをまずレ
ジスタ２８の示す数だけ、バレルシフタ２６で右
にシフトしてから加算することにより、先にのべ
た積和演算の時と同様に、オーバーフローの発生
を防ぐことができる。又、もしオーバーフローが
途中で生じても、そのデータを最大値又は最小値
で近似し、誤差の少ない形で結果を出力すること
ができる。 発明の効果 本発明の演算装置は乗算器と２つのレジスタの
値のいずれかでシフトするバレルシフタと、算術
論理演算器と最大値最小値設定回路とそのコント
ロール部等から構成され、積和演算時には、前記
乗算器の出力を、一方のレジスタの値によりバレ
ルシフタで右シフトした後、前記算術論理演算器
で足しこんで行くことによりオーバーフローを防
ぐことができる。それでもオーバーフローが生じ
た時は、最大値最小値設定回路で値を最大値又は
最小値に設定することができ、ソストウエアでオ
ーバーフローの有無とチエツクすることなく誤差
の小さい形で演算結果を出力することができる。
又、乗算結果に対して右シフトを行うため、従来
のような被乗数をあらかじめ右シフトしておく方
法に比べてシフトに要するオーバーヘツドもな
く、乗算結果の誤差も小さくなる。 累積加算を行う時は、入力系列データを、バレ
ルシフトにおきもう一方のレジスタの与えるシフ
ト数だけ右シフトした後、前記算術論理演算器で
加算することによりオーバーフローを防いで結果
がえられる。それでもオーバーフローが生じた時
は、最大値最小値設定回路で値を最大値または最
小値に設定することができ、誤差の小さい形で演
算結果を出力することができる。また前記バレル
シフタの機能だけを用い、単純シフト演算も可能
でありこの場合もバレルシフタにおいてオーバー
フローが生じた時は、出力を最大値又は最小値に
設定でき、デイジタル信号処理用の演算装置とし
て本発明の実用的効果は大きい。
第１図は従来の演算装置のブロツク図、第２図
は本発明の一実施例における演算装置のブロツク
図、第３図は本発明の一実施例における乗算器の
出力とバレルシフタの出力の関係図、第４図は入
力データをあらかじめシフトダウンする従来の方
法と乗算結果をシフトする方法の間の誤差を示す
説明図である。 ２１……乗算器、２４，２９……マルチプレク
サ、２６……バレルシフタ、３１……算術論理演
算器、３４……最大値最小値設定回路、３５……
最大値最小値設定コントロール部。
は本発明の一実施例における演算装置のブロツク
図、第３図は本発明の一実施例における乗算器の
出力とバレルシフタの出力の関係図、第４図は入
力データをあらかじめシフトダウンする従来の方
法と乗算結果をシフトする方法の間の誤差を示す
説明図である。 ２１……乗算器、２４，２９……マルチプレク
サ、２６……バレルシフタ、３１……算術論理演
算器、３４……最大値最小値設定回路、３５……
最大値最小値設定コントロール部。
Claims (1)
- １ ２つの入力データの積を求める乗算器と、前
記乗算器の入力データを格納する第１、第２のレ
ジスタと、前記乗算器の出力を１つの入力とする
２入力の第１のマルチプレクサと、前記第１のマ
ルチプレクサで選ばれるデータを格納する第３の
レジスタと、前記第３のレジスタに格納されてい
るデータを入力とし、これをシフトして出力する
バレルシフタと、前記バレルシフタにおけるオー
バーフローを検出するバレルシフタオーバーフロ
ー検出回路と、前記バレルシフタに対してそのシ
フト数と、シフト方向とを与える第４、第５のレ
ジスタと、前記第４、第５のレジスタの出力を入
力とし、前記バレルシフタに接続する２入力の第
２のマルチプレクサと、第６のレジスタと、前記
バレルシフタの出力と、前記第６のレジスタの出
力を入力とする２入力の算術論理演算器と、前記
算術論理演算器におけるオーバーフローを検出す
る算術論理演算器オーバーフロー検出回路と、前
記算術論理演算器の出力と接続し、そのデータを
最大値または最小値に設定する最大値最小値設定
回路と、前記バレルシフタオーバーフロー検出回
路と、前記算術論理演算器オーバーフロー検出回
路と、前記第３のレジスタの最上位ビツトと他の
入力とに接続し、前記最大値最小値設定回路に、
最大値か最小値かの区別の情報と、最大値最小値
設定のイネーブル情報を与える、最大値最小値設
定コントロール部とを具備したことを特徴とする
演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105053A JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105053A JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247781A JPS60247781A (ja) | 1985-12-07 |
| JPH0427587B2 true JPH0427587B2 (ja) | 1992-05-12 |
Family
ID=14397241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105053A Granted JPS60247781A (ja) | 1984-05-23 | 1984-05-23 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247781A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
| EP0593073A1 (en) * | 1992-10-16 | 1994-04-20 | Matsushita Electric Industrial Co., Ltd. | A processor incorporating shifters |
-
1984
- 1984-05-23 JP JP59105053A patent/JPS60247781A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247781A (ja) | 1985-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |