JP3306497B2 - 浮動小数点乗算器における丸め回路 - Google Patents
浮動小数点乗算器における丸め回路Info
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Description
【０００１】
【産業上の利用分野】本発明は浮動小数点乗算器に関
し、特に、そのような乗算器における丸めの速度を増す
方法及び装置に関する。
し、特に、そのような乗算器における丸めの速度を増す
方法及び装置に関する。
【０００２】
【従来の技術】コンピュータで使用するための高速乗算
回路を形成する構成は様々に提案されている。基本的に
は、それぞれが先行する部分積より１ビットだけ左にず
れている複数の部分積を確定することにより、２つのｎ
ビット２進オペランドの積を実現する。次に、それらの
部分積を加算して、結果に到達する。部分積を迅速に加
算するために、個々の部分積を対ごとにまとめ、それら
の部分積の対をけた上げ−保存加算器により並行して加
算する２進ツリー構成が示唆されている。それらの部分
積の加算の結果を再び対ごとにまとめ、それらのグルー
プを別のけた上げ−保存加算器により並行して同じよう
に加算する。最後に残る２つの部分積を加算し終わるま
でこのプロセスを続けてゆき、積を得る。１９８７年２
月刊のＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ第ＳＣ−２２巻第１号に
掲載されたＨａｒａｔａ他のＨｉｇｈ Ｓｐｅｅｄ Ｍ
ｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ ａ Ｒｅｄｕｎｄａ
ｎｔ Ｂｉｎａｒｙ Ａｄｄｅｒ Ｔｒｅｅは、そのよ
うな回路を説明している。２進ツリー乗算器の先行する
段からの２つの最後の部分積の和とけた上げを加算する
ために、けた上げ伝播加算器を使用しても良い。
回路を形成する構成は様々に提案されている。基本的に
は、それぞれが先行する部分積より１ビットだけ左にず
れている複数の部分積を確定することにより、２つのｎ
ビット２進オペランドの積を実現する。次に、それらの
部分積を加算して、結果に到達する。部分積を迅速に加
算するために、個々の部分積を対ごとにまとめ、それら
の部分積の対をけた上げ−保存加算器により並行して加
算する２進ツリー構成が示唆されている。それらの部分
積の加算の結果を再び対ごとにまとめ、それらのグルー
プを別のけた上げ−保存加算器により並行して同じよう
に加算する。最後に残る２つの部分積を加算し終わるま
でこのプロセスを続けてゆき、積を得る。１９８７年２
月刊のＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ第ＳＣ−２２巻第１号に
掲載されたＨａｒａｔａ他のＨｉｇｈ Ｓｐｅｅｄ Ｍ
ｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ ａ Ｒｅｄｕｎｄａ
ｎｔ Ｂｉｎａｒｙ Ａｄｄｅｒ Ｔｒｅｅは、そのよ
うな回路を説明している。２進ツリー乗算器の先行する
段からの２つの最後の部分積の和とけた上げを加算する
ために、けた上げ伝播加算器を使用しても良い。
【０００３】それらの回路は整数の乗算に使用されても
良いし、あるいは、浮動小数点において仮数を生成する
ときに使用されても良い。浮動小数点乗算器構成で乗算
器回路を使用する場合、乗算器回路は、機械処理による
ときの２倍の数のビットを含む結果を発生するのが普通
であるので、結果を丸めなければならないことが多い。
たとえば、二倍精度２進数に関する規格は５３ビットを
要求する。２つの５３ビット２進数の積は１０６ビット
の長さである。ところが、二倍精度の結果はこの積のう
ち上位の５４ビットしか使用せず、最上位ビットはあふ
れを示す。下位の５３ビットは、下位ビットからけた上
げが生成されるか否か、丸めが必要であるか否か及び精
密な丸め値を確定するためにのみ使用される。
良いし、あるいは、浮動小数点において仮数を生成する
ときに使用されても良い。浮動小数点乗算器構成で乗算
器回路を使用する場合、乗算器回路は、機械処理による
ときの２倍の数のビットを含む結果を発生するのが普通
であるので、結果を丸めなければならないことが多い。
たとえば、二倍精度２進数に関する規格は５３ビットを
要求する。２つの５３ビット２進数の積は１０６ビット
の長さである。ところが、二倍精度の結果はこの積のう
ち上位の５４ビットしか使用せず、最上位ビットはあふ
れを示す。下位の５３ビットは、下位ビットからけた上
げが生成されるか否か、丸めが必要であるか否か及び精
密な丸め値を確定するためにのみ使用される。
【０００４】積の丸めを行うには、まず、仮数を正規化
しなければならない。２つの正規化オペランドを使用す
る２進乗算においては、そのために仮数の右へ１ビット
のシフトが要求されるだけであるので、２進小数点の左
には１つの有位ビットしかなく、指数のべきは増加す
る。仮数が正規化されるまで、丸めが実行されるビット
位置はわからない。積の下位ビットはけた上げを生成し
且つ丸めを確定する目的で使用されるだけではあるが、
上位ビットのけた上げ伝播加算器が演算を開始できるよ
うになる前に、下位ビットのけた上げ結果を生成しなけ
ればならない。上位ビットのけた上げ伝播加算が完了し
なければ、仮数を取出せず、それを正規化することもで
きないので、演算は全体として下位けた上げが生成さ
れ、そのけた上げビットが上位ビットを通って伝播して
ゆくのを待っていなければならないのが普通である。従
って、下位ビットからのけた上げはクリティカルパスに
入っている。
しなければならない。２つの正規化オペランドを使用す
る２進乗算においては、そのために仮数の右へ１ビット
のシフトが要求されるだけであるので、２進小数点の左
には１つの有位ビットしかなく、指数のべきは増加す
る。仮数が正規化されるまで、丸めが実行されるビット
位置はわからない。積の下位ビットはけた上げを生成し
且つ丸めを確定する目的で使用されるだけではあるが、
上位ビットのけた上げ伝播加算器が演算を開始できるよ
うになる前に、下位ビットのけた上げ結果を生成しなけ
ればならない。上位ビットのけた上げ伝播加算が完了し
なければ、仮数を取出せず、それを正規化することもで
きないので、演算は全体として下位けた上げが生成さ
れ、そのけた上げビットが上位ビットを通って伝播して
ゆくのを待っていなければならないのが普通である。従
って、下位ビットからのけた上げはクリティカルパスに
入っている。
【０００５】このような乗算器においては、丸め条件を
生成するために正規化が起こったならば、また、必要に
応じて、最下位ビットで正規化仮数に１を加算して、丸
め結果を発生するのが典型的である。この方式は乗算器
ツリーの出力側でけた上げ伝播加算器を使用し、その加
算器の出力側には増分器を使用して、丸めを発生する。
この構成の動作の速度を増すために一般的な方式は、２
つの丸め回路を並行して使用するというものである。一
方の回路は仮数があふれると仮定し、他方の回路は仮数
があふれないと仮定する。丸められていない仮数の最上
位ビットが利用可能になった時点で、正しい結果を選択
する。いずれの場合にも、従来の典型的な浮動小数点乗
算器では、下位ビットのけた上げ伝播の結果を待つこと
になる。
生成するために正規化が起こったならば、また、必要に
応じて、最下位ビットで正規化仮数に１を加算して、丸
め結果を発生するのが典型的である。この方式は乗算器
ツリーの出力側でけた上げ伝播加算器を使用し、その加
算器の出力側には増分器を使用して、丸めを発生する。
この構成の動作の速度を増すために一般的な方式は、２
つの丸め回路を並行して使用するというものである。一
方の回路は仮数があふれると仮定し、他方の回路は仮数
があふれないと仮定する。丸められていない仮数の最上
位ビットが利用可能になった時点で、正しい結果を選択
する。いずれの場合にも、従来の典型的な浮動小数点乗
算器では、下位ビットのけた上げ伝播の結果を待つこと
になる。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、浮動小数点乗算器回路が結果に到達するまでの速度
を増すことである。本発明の別の、より特定的な目的
は、下位ビットからのけた上げ伝播の結果を待つ必要が
あることによって起こる浮動小数点乗算器回路の遅延の
大部分を排除することである。
は、浮動小数点乗算器回路が結果に到達するまでの速度
を増すことである。本発明の別の、より特定的な目的
は、下位ビットからのけた上げ伝播の結果を待つ必要が
あることによって起こる浮動小数点乗算器回路の遅延の
大部分を排除することである。
【０００７】
【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、下位ビットからのキャリーインの生成
を待たずに、キャリーインが起こらなかったものと仮定
して、仮数の上位ビットを供給する手段と；下位ビット
からのキャリーインの生成を待たずに、キャリーインが
起こったものと仮定して、仮数の上位ビットを供給する
手段と；下位ビット加算器からの実際のキャリーイン及
び丸め条件に基づいて、仮数あふれがない場合に対して
選択される仮数に関する第１組の下位ビットを供給する
手段と；下位ビット加算器からの実際のキャリーイン及
び丸め条件に基づいて、仮数あふれがある場合に対して
選択される仮数に関する第２組の下位ビットを供給する
手段と；仮数の下位ビットを通ってキャリーインが伝播
するか否か及び仮数あふれが起こったか否かに基づいて
仮数の上位ビットと下位ビットを選択する手段とを具備
する浮動小数点乗算器の丸め回路において実現される。
その他の目的は、下位ビットからのキャリーインの生成
を待たずに、キャリーインが起こらなかったものと仮定
して、仮数の上位ビットを供給する手段と；下位ビット
からのキャリーインの生成を待たずに、キャリーインが
起こったものと仮定して、仮数の上位ビットを供給する
手段と；下位ビット加算器からの実際のキャリーイン及
び丸め条件に基づいて、仮数あふれがない場合に対して
選択される仮数に関する第１組の下位ビットを供給する
手段と；下位ビット加算器からの実際のキャリーイン及
び丸め条件に基づいて、仮数あふれがある場合に対して
選択される仮数に関する第２組の下位ビットを供給する
手段と；仮数の下位ビットを通ってキャリーインが伝播
するか否か及び仮数あふれが起こったか否かに基づいて
仮数の上位ビットと下位ビットを選択する手段とを具備
する浮動小数点乗算器の丸め回路において実現される。
【０００８】本発明の上記の目的及び特徴並びにその他
の目的及び特徴は、添付の図面に関連する以下の詳細な
説明を参照することにより理解されるであろう。尚、図
面中、いくつかの図を通して同じ図中符号は同じ素子を
指示する。 〔表記法及び用語〕以下の詳細な説明の中には、コンピ
ュータメモリ内部にあるデータビットに関する演算を記
号によって表示している部分がある。そのような説明や
表示は、データ処理技術に熟達した人がその研究の内容
をその技術分野の他の当業者に最も有効に伝達するため
に使用する手段である。ステップは物理的量の物理的操
作を要求するステップである。通常、それらの量は記
憶、転送、組合せ、比較及びその他の方法による操作が
可能な電気的信号又は磁気信号の形態をとるが、必ずそ
うであるとは限らない。時によっては、主に一般に使用
されている用語であるという理由により、それらの信号
をビット、値、要素、記号、文字、項、数などと呼ぶと
好都合であることがわかっている。尚、それらの用語及
びそれに類する用語は、全て、適切な物理的量と関連さ
せるべきものであり、単にそのような量に便宜上付され
たラベルであるにすぎないということを忘れてはならな
い。さらに、実行される操作を、一般にはオペレータが
実行する知的動作と関連している加算又は比較などの用
語で呼ぶことが多いが、本発明の一部を成す、ここに説
明する動作のいずれをとっても、そのようなオペレータ
の能力は不要であり、多くの場合に望ましくない。動作
は機械の動作である。本発明の動作を実行するのに有用
な機械には、汎用デジタルコンピュータ又はそれに類す
る他の装置がある。あらゆる場合、コンピュータを動作
させるときの方法動作と、計算それ自体の方法との明確
な区別に留意すべきである。本発明は、電気的信号又は
他の物理的（たとえば、機械的、化学的）信号を処理し
て、他の所望の物理的信号を発生するに際してコンピュ
ータを動作させる装置に関する。
の目的及び特徴は、添付の図面に関連する以下の詳細な
説明を参照することにより理解されるであろう。尚、図
面中、いくつかの図を通して同じ図中符号は同じ素子を
指示する。 〔表記法及び用語〕以下の詳細な説明の中には、コンピ
ュータメモリ内部にあるデータビットに関する演算を記
号によって表示している部分がある。そのような説明や
表示は、データ処理技術に熟達した人がその研究の内容
をその技術分野の他の当業者に最も有効に伝達するため
に使用する手段である。ステップは物理的量の物理的操
作を要求するステップである。通常、それらの量は記
憶、転送、組合せ、比較及びその他の方法による操作が
可能な電気的信号又は磁気信号の形態をとるが、必ずそ
うであるとは限らない。時によっては、主に一般に使用
されている用語であるという理由により、それらの信号
をビット、値、要素、記号、文字、項、数などと呼ぶと
好都合であることがわかっている。尚、それらの用語及
びそれに類する用語は、全て、適切な物理的量と関連さ
せるべきものであり、単にそのような量に便宜上付され
たラベルであるにすぎないということを忘れてはならな
い。さらに、実行される操作を、一般にはオペレータが
実行する知的動作と関連している加算又は比較などの用
語で呼ぶことが多いが、本発明の一部を成す、ここに説
明する動作のいずれをとっても、そのようなオペレータ
の能力は不要であり、多くの場合に望ましくない。動作
は機械の動作である。本発明の動作を実行するのに有用
な機械には、汎用デジタルコンピュータ又はそれに類す
る他の装置がある。あらゆる場合、コンピュータを動作
させるときの方法動作と、計算それ自体の方法との明確
な区別に留意すべきである。本発明は、電気的信号又は
他の物理的（たとえば、機械的、化学的）信号を処理し
て、他の所望の物理的信号を発生するに際してコンピュ
ータを動作させる装置に関する。
【０００９】
【実施例】浮動小数点乗算器が最終結果に到達する速度
を増すために、本発明はクリティカルパスから下位けた
上げビットの生成を排除する。これを実現するための動
作を理解するために、図１に、最終積を生成する目的で
使用されるけた上げ伝播加算器の出力の様々な条件を表
すいくつかの図を示してある。そこに示されている場合
のいずれにおいても、この積ＭＡＮ＿ＰＲ〔１０５：５
２〕は、乗算器の２進ツリー構成により発生されるオペ
ランド（２つのオペランドＳ１〔１０５：５２〕及びＳ
２〔１０５：５２〕として指示されている）の上位ビッ
トを加算することにより発生するけた上げ伝播加算器の
出力である。初めの４つのケースは、正規化を要求する
仮数あふれが存在しないことを想定しており、下の４つ
のケースは仮数あふれが存在することを想定している。
いずれの場合にも、上方の値として仮数値を示し、その
下に２つの最下位ビットについてありうる４つの条件を
示す。
を増すために、本発明はクリティカルパスから下位けた
上げビットの生成を排除する。これを実現するための動
作を理解するために、図１に、最終積を生成する目的で
使用されるけた上げ伝播加算器の出力の様々な条件を表
すいくつかの図を示してある。そこに示されている場合
のいずれにおいても、この積ＭＡＮ＿ＰＲ〔１０５：５
２〕は、乗算器の２進ツリー構成により発生されるオペ
ランド（２つのオペランドＳ１〔１０５：５２〕及びＳ
２〔１０５：５２〕として指示されている）の上位ビッ
トを加算することにより発生するけた上げ伝播加算器の
出力である。初めの４つのケースは、正規化を要求する
仮数あふれが存在しないことを想定しており、下の４つ
のケースは仮数あふれが存在することを想定している。
いずれの場合にも、上方の値として仮数値を示し、その
下に２つの最下位ビットについてありうる４つの条件を
示す。
【００１０】第１のケースから第４のケースでは、仮数
あふれが存在しないので、仮数を正規化する（指数を増
加して右へシフトする）必要はなく、従って、けた上げ
伝播加算器による下位ビットの加算から供給される丸め
ビットとけた上げビットは同一のビット位置で与えられ
る。第１のケースでは、下位ビットのビット５１からの
桁上げはなく、丸めは不要である。従って、けた上げ伝
播加算器により発生される仮数ＭＡＮ＿ＰＲ〔１０５：
５２〕は既に正しい。第２のケースでは、けた上げ伝播
加算器の下位ビットからけた上げビット（Ｃ５１＝１）
は生成されるが、丸めは不要であるので、丸めビットは
生成されない。図からわかるように、仮数ＭＡＮ＿ＰＲ
〔１０５：５２〕の２つの最下位ビットが共に１である
場合に限って、下位ビットからのけた上げは仮数のビッ
ト５４の位置を通って伝播する。このことは、図１に、
けた上げと仮数を組合せた結果の中の左側の一連の点に
より表されている。従って、２つの最下位ビット位置に
１を有する仮数ＭＡＮ＿ＰＲ〔１０５：５２〕のみがけ
た上げビットＣ５１の存在によってあふれることにな
る。
あふれが存在しないので、仮数を正規化する（指数を増
加して右へシフトする）必要はなく、従って、けた上げ
伝播加算器による下位ビットの加算から供給される丸め
ビットとけた上げビットは同一のビット位置で与えられ
る。第１のケースでは、下位ビットのビット５１からの
桁上げはなく、丸めは不要である。従って、けた上げ伝
播加算器により発生される仮数ＭＡＮ＿ＰＲ〔１０５：
５２〕は既に正しい。第２のケースでは、けた上げ伝播
加算器の下位ビットからけた上げビット（Ｃ５１＝１）
は生成されるが、丸めは不要であるので、丸めビットは
生成されない。図からわかるように、仮数ＭＡＮ＿ＰＲ
〔１０５：５２〕の２つの最下位ビットが共に１である
場合に限って、下位ビットからのけた上げは仮数のビッ
ト５４の位置を通って伝播する。このことは、図１に、
けた上げと仮数を組合せた結果の中の左側の一連の点に
より表されている。従って、２つの最下位ビット位置に
１を有する仮数ＭＡＮ＿ＰＲ〔１０５：５２〕のみがけ
た上げビットＣ５１の存在によってあふれることにな
る。
【００１１】第３のケース（けた上げビットはなく、丸
めビットは存在している）は、仮数の最下位ビット位置
で１つの１のみが加算するので、第２のケースと同一で
ある。従って、第３のケースでは、２つの最下位ビット
位置に１を有する仮数ＭＡＮ＿ＰＲ〔１０５：５２〕の
みがけた上げビットＣ５１の存在によってあふれること
になる。
めビットは存在している）は、仮数の最下位ビット位置
で１つの１のみが加算するので、第２のケースと同一で
ある。従って、第３のケースでは、２つの最下位ビット
位置に１を有する仮数ＭＡＮ＿ＰＲ〔１０５：５２〕の
みがけた上げビットＣ５１の存在によってあふれること
になる。
【００１２】第４のケースでは、下位ビットからけた上
げビットＣ５１と、丸めビットの双方が生成される。そ
れら２つのビットを加算すると、仮数の次に低いビット
位置で１が加算されることになる。図からわかるよう
に、次に低いビット位置に１を有する仮数値のみが仮数
のビット５４を通ってけた上げを伝播させる。この場合
にも、それらは第４のケースの例の中の２つの最下位ビ
ットの左側の点により指示されている。
げビットＣ５１と、丸めビットの双方が生成される。そ
れら２つのビットを加算すると、仮数の次に低いビット
位置で１が加算されることになる。図からわかるよう
に、次に低いビット位置に１を有する仮数値のみが仮数
のビット５４を通ってけた上げを伝播させる。この場合
にも、それらは第４のケースの例の中の２つの最下位ビ
ットの左側の点により指示されている。
【００１３】第５のケースから第８のケースは、仮数あ
ふれがあるために、仮数を正規化しなければならないこ
とを想定している。この正規化は仮数のビットを右へ位
置１つだけ移動させるもので、けた上げビットが仮数の
ビット５２に注入され続けている間に下位けた上げ伝播
加算器からの丸めビットを仮数のビット５３のレベルに
注入する効果をもつ。
ふれがあるために、仮数を正規化しなければならないこ
とを想定している。この正規化は仮数のビットを右へ位
置１つだけ移動させるもので、けた上げビットが仮数の
ビット５２に注入され続けている間に下位けた上げ伝播
加算器からの丸めビットを仮数のビット５３のレベルに
注入する効果をもつ。
【００１４】従って、丸めビットとけた上げビットは２
つの異なるビット位置で与えられる。第５のケースで
は、下位ビットのビット５１からのけた上げはなく、丸
めは不要である。そのため、けた上げ伝播加算器により
発生される仮数ＭＡＮ＿ＰＲ〔１０５：５２〕は、その
仮数の最下位ビットがどのようなものであっても、既に
正しい結果となっている。ところが、第６のケースで
は、けた上げ伝播加算器の下位ビットからけた上げビッ
ト（Ｃ５１＝１）は生成されるが、丸めビットは生成さ
れない。図からわかるように、仮数ＭＡＮ＿ＰＲ〔１０
５：５２〕の２つの最下位ビットが共に１である場合に
限って、下位ビットからのけた上げは仮数のビット５４
の位置を通って伝播する。このことも、同様に、図１の
結果の左側の一連の点により指示されている。従って、
２つの最下位ビット位置に１を有する仮数ＭＡＮ＿ＰＲ
〔１０５：５２〕のみがけた上げビットＣ５１の存在に
よってあふれを生じうる。
つの異なるビット位置で与えられる。第５のケースで
は、下位ビットのビット５１からのけた上げはなく、丸
めは不要である。そのため、けた上げ伝播加算器により
発生される仮数ＭＡＮ＿ＰＲ〔１０５：５２〕は、その
仮数の最下位ビットがどのようなものであっても、既に
正しい結果となっている。ところが、第６のケースで
は、けた上げ伝播加算器の下位ビットからけた上げビッ
ト（Ｃ５１＝１）は生成されるが、丸めビットは生成さ
れない。図からわかるように、仮数ＭＡＮ＿ＰＲ〔１０
５：５２〕の２つの最下位ビットが共に１である場合に
限って、下位ビットからのけた上げは仮数のビット５４
の位置を通って伝播する。このことも、同様に、図１の
結果の左側の一連の点により指示されている。従って、
２つの最下位ビット位置に１を有する仮数ＭＡＮ＿ＰＲ
〔１０５：５２〕のみがけた上げビットＣ５１の存在に
よってあふれを生じうる。
【００１５】第７のケース（けた上げビットはないが、
丸めビットは存在している）は、仮数の次に低いビット
位置で単一の１が加算される第４のケースと同一であ
る。次に低いビット位置に１を有する仮数値ＭＡＮ＿Ｐ
Ｒ〔１０５：５２〕のみが次に低いビット位置に存在す
る１によってあふれを生じて、仮数のビット５４を通っ
てけた上げを伝播しうる。
丸めビットは存在している）は、仮数の次に低いビット
位置で単一の１が加算される第４のケースと同一であ
る。次に低いビット位置に１を有する仮数値ＭＡＮ＿Ｐ
Ｒ〔１０５：５２〕のみが次に低いビット位置に存在す
る１によってあふれを生じて、仮数のビット５４を通っ
てけた上げを伝播しうる。
【００１６】第８のケースでは、けた上げビットＣ５１
と、丸めビットの双方が存在している。それら２つのビ
ットを加算すると、最下位ビット位置の双方に１が現れ
る。図からわかるように、仮数値が最下位ビット位置の
双方に０を有している場合に限って、けた上げは仮数の
ビット５４を通って伝播しない。同様に、それらの伝播
は第８のケースの例の中の２つの最下位ビットの左側の
点により指示されている。
と、丸めビットの双方が存在している。それら２つのビ
ットを加算すると、最下位ビット位置の双方に１が現れ
る。図からわかるように、仮数値が最下位ビット位置の
双方に０を有している場合に限って、けた上げは仮数の
ビット５４を通って伝播しない。同様に、それらの伝播
は第８のケースの例の中の２つの最下位ビットの左側の
点により指示されている。
【００１７】このように、ビット５４を通るけた上げが
ない仮数と、ビット５４を通るけた上げがある仮数とい
う一対の仮数を生成することにより、上記のケースで表
されている全ての条件を容易に発生できることがわかる
であろう。それらの仮数は、下位ビットからのけた上げ
を待たずに生成可能である。それらの仮数は一連のマル
チプレクサに供給され、マルチプレクサの出力は丸め，
下位けた上げ及びあふれの実際の発生により選択される
ので、乗算器から結果を得るときに相当の時間を節約で
きる。
ない仮数と、ビット５４を通るけた上げがある仮数とい
う一対の仮数を生成することにより、上記のケースで表
されている全ての条件を容易に発生できることがわかる
であろう。それらの仮数は、下位ビットからのけた上げ
を待たずに生成可能である。それらの仮数は一連のマル
チプレクサに供給され、マルチプレクサの出力は丸め，
下位けた上げ及びあふれの実際の発生により選択される
ので、乗算器から結果を得るときに相当の時間を節約で
きる。
【００１８】図２は、本発明を実現する回路のブロック
線図である。回路１０は第１のけた上げ伝播加算器１２
と、第２のけた上げ伝播加算器１３とを含む。第１のけ
た上げ伝播加算器１２は入力として１対のオペランドＳ
１〔１０５：５２〕及びＳ２〔１０５：５２〕を受信
し、それら２つの値を加算して、仮数値ＭＡＮ＿０〔５
３：０〕を発生する。加算器１２は下位ビットから０の
キャリーインを受信するので、ビット５１にけた上げが
なかったものと仮定する仮数を発生する。第２のけた上
げ伝播加算器１３は入力として一対のオペランドＳ１
〔１０５：５４〕及びＳ２〔１０５：５４〕を受信し、
それら２つの値を加算して、仮数値ＭＡＮ＿４〔５３：
２〕を発生する。加算器１３はビット５４のレベルで下
位ビットから１のキャリーインを受信するので、ビット
５３を通ってけた上げが伝播したものと仮定する仮数を
発生する。
線図である。回路１０は第１のけた上げ伝播加算器１２
と、第２のけた上げ伝播加算器１３とを含む。第１のけ
た上げ伝播加算器１２は入力として１対のオペランドＳ
１〔１０５：５２〕及びＳ２〔１０５：５２〕を受信
し、それら２つの値を加算して、仮数値ＭＡＮ＿０〔５
３：０〕を発生する。加算器１２は下位ビットから０の
キャリーインを受信するので、ビット５１にけた上げが
なかったものと仮定する仮数を発生する。第２のけた上
げ伝播加算器１３は入力として一対のオペランドＳ１
〔１０５：５４〕及びＳ２〔１０５：５４〕を受信し、
それら２つの値を加算して、仮数値ＭＡＮ＿４〔５３：
２〕を発生する。加算器１３はビット５４のレベルで下
位ビットから１のキャリーインを受信するので、ビット
５３を通ってけた上げが伝播したものと仮定する仮数を
発生する。
【００１９】このように、これら２つのけた上げ伝播加
算器は、ビット５２ではキャリーインがなく、ビット５
４へキャリーインが伝播したものと仮定して、ビット５
４〜ビット１０５から仮数ビットを発生する。加算器１
２からの仮数の２つの最下位ビットは脱落し、２つの加
算器１２及び１３からの残る数字は最終仮数の可能な２
つの上位値〔５３：２〕として一対のマルチプレクサ１
５及び１６のそれぞれに供給される。従って、けた上げ
伝播加算器１２及び１３による演算が完了したならば、
オペランドの下位ビットの加算の結果として起こるけた
上げを待たずに、直ちに２つの最下位ビットを除く仮数
値を利用できるのである。マルチプレクサ１５及び１６
で選択する値は図２のその他の回路により確定される。
算器は、ビット５２ではキャリーインがなく、ビット５
４へキャリーインが伝播したものと仮定して、ビット５
４〜ビット１０５から仮数ビットを発生する。加算器１
２からの仮数の２つの最下位ビットは脱落し、２つの加
算器１２及び１３からの残る数字は最終仮数の可能な２
つの上位値〔５３：２〕として一対のマルチプレクサ１
５及び１６のそれぞれに供給される。従って、けた上げ
伝播加算器１２及び１３による演算が完了したならば、
オペランドの下位ビットの加算の結果として起こるけた
上げを待たずに、直ちに２つの最下位ビットを除く仮数
値を利用できるのである。マルチプレクサ１５及び１６
で選択する値は図２のその他の回路により確定される。
【００２０】加算器１２及び１３が可能な２つの仮数値
の上位ビットを生成するために動作している間、組合わ
せ論理１８は２つのオペランドの下位ビットＳ１＿Ｍ
〔５０：０〕及びＳ２＿Ｍ〔５０：０〕を加算し、出力
としてけた上げビット５１と、スティッキービットとを
発生する。それら２つのビットを使用して、上位ビット
位置で要求される実際の丸めとけた上げを確定する。２
進浮動小数点演算に関するＩＥＥＥ規格７５４は、「ラ
ウンド・トゥ・ニアレスト（最も近い値への丸め）」の
デフォルト丸めモードを生成し、タイの場合には「ラウ
ンド・トゥ・ニアレスト／イーブン（最も近い値／偶数
への丸め）」を選択する。タイを解決するために、ＩＥ
ＥＥ７５４に従って「スティッキービット」を生成す
る。スティッキービットは、２つのオペランドのいずれ
か一方の保護ビット位置を通過するいずれかの下位ビッ
トが１であるときに１の値を有する。１のビットがなけ
れば、スティッキービットは１である。
の上位ビットを生成するために動作している間、組合わ
せ論理１８は２つのオペランドの下位ビットＳ１＿Ｍ
〔５０：０〕及びＳ２＿Ｍ〔５０：０〕を加算し、出力
としてけた上げビット５１と、スティッキービットとを
発生する。それら２つのビットを使用して、上位ビット
位置で要求される実際の丸めとけた上げを確定する。２
進浮動小数点演算に関するＩＥＥＥ規格７５４は、「ラ
ウンド・トゥ・ニアレスト（最も近い値への丸め）」の
デフォルト丸めモードを生成し、タイの場合には「ラウ
ンド・トゥ・ニアレスト／イーブン（最も近い値／偶数
への丸め）」を選択する。タイを解決するために、ＩＥ
ＥＥ７５４に従って「スティッキービット」を生成す
る。スティッキービットは、２つのオペランドのいずれ
か一方の保護ビット位置を通過するいずれかの下位ビッ
トが１であるときに１の値を有する。１のビットがなけ
れば、スティッキービットは１である。
【００２１】ＩＥＥＥは先に示したデフォルトモードを
規定するのみならず、他の３つのモードをも提示してい
る。それらは０に向かう丸め、正の無限大に向かう丸め
及び負の無限大に向かう丸めである。これらの丸めモー
ドに関わる丸め値は、スティッキービットの値がわかっ
ているときにそれぞれ発生されると思われる。
規定するのみならず、他の３つのモードをも提示してい
る。それらは０に向かう丸め、正の無限大に向かう丸め
及び負の無限大に向かう丸めである。これらの丸めモー
ドに関わる丸め値は、スティッキービットの値がわかっ
ているときにそれぞれ発生されると思われる。
【００２２】丸め、けた上げ及びあふれに応じて変化す
るそれぞれのオペランドＳ１，Ｓ２の３つのビット〔５
３：５１〕は、３ビット加算器回路２０に供給される。
この回路２０は加算器１８から生成されるけた上げビッ
トＣ５１及びスティッキービットと、４つの丸めモード
の中のどれが希望されるかを指示する信号ＲＡＮ＿ＭＯ
ＤＥとをさらに受信する。加算器回路２０はそれらの信
号を丸めモードに従った方式で加算し、出力信号ＲＮ
と、出力信号ＲＶとを発生する。信号ＲＮは仮数のあふ
れがない場合に使用すべき丸め値であり、ＲＶは仮数の
あふれがある場合に使用すべき丸め値である。
るそれぞれのオペランドＳ１，Ｓ２の３つのビット〔５
３：５１〕は、３ビット加算器回路２０に供給される。
この回路２０は加算器１８から生成されるけた上げビッ
トＣ５１及びスティッキービットと、４つの丸めモード
の中のどれが希望されるかを指示する信号ＲＡＮ＿ＭＯ
ＤＥとをさらに受信する。加算器回路２０はそれらの信
号を丸めモードに従った方式で加算し、出力信号ＲＮ
と、出力信号ＲＶとを発生する。信号ＲＮは仮数のあふ
れがない場合に使用すべき丸め値であり、ＲＶは仮数の
あふれがある場合に使用すべき丸め値である。
【００２３】２ビット加算器２２には最下位ビット位置
のＲＮ値が供給される。加算器２２には、けた上げ伝播
加算器１２により仮数について生成され、仮数値がマル
チプレクサ１５及び１６へ転送されるときに脱落した２
つの最下位ビット〔５２：５１〕（ＭＡＮ＿０〔１：
０〕として示してある）も供給される。それらの値と、
けた上げビット５１の値とを組合わせて、最終仮数の２
つの最下位ビットについて値ＲＤＯ〔１：０〕を発生す
る。その組合わせによって、信号ＣＮも発生する。信号
ＣＮの値は、仮数のあふれが含まれていない場合に仮数
のビット２へのキャリーインがあるか否かを示す。この
信号ＣＮの有無を利用して、マルチプレクサ１５からの
出力を選択する。けた上げがある場合、キャリーインを
受信した加算器１３が発生した値（ＭＡＮ＿４〔５３：
２〕を選択する。また、けた上げがない場合には、キャ
リーインを伴わない加算器１２が発生した値ＭＡＮ＿０
〔５３：２〕を選択する。従って、加算器２２からの信
号ＣＮは、最終仮数のビット２へキャリーインが伝播さ
れるか否かに応じて、２つの部分仮数のうち一方を正し
く選択する。
のＲＮ値が供給される。加算器２２には、けた上げ伝播
加算器１２により仮数について生成され、仮数値がマル
チプレクサ１５及び１６へ転送されるときに脱落した２
つの最下位ビット〔５２：５１〕（ＭＡＮ＿０〔１：
０〕として示してある）も供給される。それらの値と、
けた上げビット５１の値とを組合わせて、最終仮数の２
つの最下位ビットについて値ＲＤＯ〔１：０〕を発生す
る。その組合わせによって、信号ＣＮも発生する。信号
ＣＮの値は、仮数のあふれが含まれていない場合に仮数
のビット２へのキャリーインがあるか否かを示す。この
信号ＣＮの有無を利用して、マルチプレクサ１５からの
出力を選択する。けた上げがある場合、キャリーインを
受信した加算器１３が発生した値（ＭＡＮ＿４〔５３：
２〕を選択する。また、けた上げがない場合には、キャ
リーインを伴わない加算器１２が発生した値ＭＡＮ＿０
〔５３：２〕を選択する。従って、加算器２２からの信
号ＣＮは、最終仮数のビット２へキャリーインが伝播さ
れるか否かに応じて、２つの部分仮数のうち一方を正し
く選択する。
【００２４】同じように、ＲＶ値は、最下位ビット位置
の１に関連する次に低いビット位置で２ビット加算器２
３に供給される。加算器２３には、けた上げ伝播加算器
１２により仮数として生成されたが、マルチプレクサ１
５及び１６へ転送されない２つの最下位ビット〔５２：
５１〕（ここではＭＡＮ＿０〔１：０〕として示してあ
る）も供給される。それらの値と、けた上げビット５１
の値とを組合わせて、仮数あふれの場合に使用すべき仮
数の２つの最下位ビットに関して可能な値ＲＤ４〔１：
０〕を発生する。その組合わせは、仮数のあふれが起こ
ったときに仮数のビット２へのキャリーインが存在する
か否かを示す値ＣＶをさらに発生させる。この信号ＣＶ
の有無を利用して、マルチプレクサ１６からの出力を選
択する。けた上げがある場合、キャリーインを受信した
加算器１３が発生した値ＭＡＮ＿４〔５３：２〕を選択
する。また、けた上げがない場合には、キャリーインを
伴わない加算器１２が発生した値ＭＡＮ＿０〔５３：
２〕を選択する。従って、加算器２３からの信号ＣＶ
は、最終仮数のビット２へキャリーインが伝播されるか
否かに応じて、２つの部分仮数のうち一方を正しく選択
するのである。
の１に関連する次に低いビット位置で２ビット加算器２
３に供給される。加算器２３には、けた上げ伝播加算器
１２により仮数として生成されたが、マルチプレクサ１
５及び１６へ転送されない２つの最下位ビット〔５２：
５１〕（ここではＭＡＮ＿０〔１：０〕として示してあ
る）も供給される。それらの値と、けた上げビット５１
の値とを組合わせて、仮数あふれの場合に使用すべき仮
数の２つの最下位ビットに関して可能な値ＲＤ４〔１：
０〕を発生する。その組合わせは、仮数のあふれが起こ
ったときに仮数のビット２へのキャリーインが存在する
か否かを示す値ＣＶをさらに発生させる。この信号ＣＶ
の有無を利用して、マルチプレクサ１６からの出力を選
択する。けた上げがある場合、キャリーインを受信した
加算器１３が発生した値ＭＡＮ＿４〔５３：２〕を選択
する。また、けた上げがない場合には、キャリーインを
伴わない加算器１２が発生した値ＭＡＮ＿０〔５３：
２〕を選択する。従って、加算器２３からの信号ＣＶ
は、最終仮数のビット２へキャリーインが伝播されるか
否かに応じて、２つの部分仮数のうち一方を正しく選択
するのである。
【００２５】最後に、マルチプレクサ１５により転送さ
れた上位ビットを加算器２２からの２つの下位ビットと
連絡して、第３のマルチプレクサ２５に１つの入力とし
て供給する。同様に、マルチプレクサ１６により転送さ
れた上位ビット値を２ビット加算器２３により供給され
た２つの下位ビットと連絡して、第３のマルチプレクサ
２５に別の入力として供給する。マルチプレクサ２５が
発生する出力は、このマルチプレクサ２５の右側に示し
た論理項により制御される。キャリーインを伴わない加
算器１２の仮数からのあふれが起こったならば、１のキ
ャリーインを伴う加算器１３の仮数からあふれが起こら
なければならない。ところが、その逆は真ではない。す
なわち、１のキャリーインによって加算器１３のあふれ
は起こっても良いが、加算器１２があふれている必要は
ない。
れた上位ビットを加算器２２からの２つの下位ビットと
連絡して、第３のマルチプレクサ２５に１つの入力とし
て供給する。同様に、マルチプレクサ１６により転送さ
れた上位ビット値を２ビット加算器２３により供給され
た２つの下位ビットと連絡して、第３のマルチプレクサ
２５に別の入力として供給する。マルチプレクサ２５が
発生する出力は、このマルチプレクサ２５の右側に示し
た論理項により制御される。キャリーインを伴わない加
算器１２の仮数からのあふれが起こったならば、１のキ
ャリーインを伴う加算器１３の仮数からあふれが起こら
なければならない。ところが、その逆は真ではない。す
なわち、１のキャリーインによって加算器１３のあふれ
は起こっても良いが、加算器１２があふれている必要は
ない。
【００２６】従って、けたけた上げ伝播加算器１２が発
生する上位ビットが１（仮数あふれを示す）である場
合、マルチプレクサ１６からの値と加算器２３により発
生される値を選択する。同様に、けた上げ伝播加算器１
３が発生する上位ビットが１（仮数あふれを示す）であ
り且つ最終仮数のビット２へのキャリーインがある（Ｃ
Ｎ＝１）場合には、マルチプレクサ１６からの値と加算
器２３により発生される結果を選択する。それらの事態
がいずれも起こらないならば、マルチプレクサ１５と加
算器２２により発生される仮数を選択する。
生する上位ビットが１（仮数あふれを示す）である場
合、マルチプレクサ１６からの値と加算器２３により発
生される値を選択する。同様に、けた上げ伝播加算器１
３が発生する上位ビットが１（仮数あふれを示す）であ
り且つ最終仮数のビット２へのキャリーインがある（Ｃ
Ｎ＝１）場合には、マルチプレクサ１６からの値と加算
器２３により発生される結果を選択する。それらの事態
がいずれも起こらないならば、マルチプレクサ１５と加
算器２２により発生される仮数を選択する。
【００２７】ここまで説明したような図２の回路が正し
い結果を発生しないケースが１つある。ビット５１のす
ぐ左側の２つのオペランドＳ１及びＳ２の全てのビット
が１であるという条件が存在する。ビット５１に１が加
算されると、けた上げは各段階を経て左へ伝播してゆく
はずである。ビット５４から始まって加算を実行する加
算器１３により伝播は実行されないので、このような事
態は起こらない。そこで、乗算器ツリーの出力がビット
５１のすぐ左側の全て１のストリングである場合に初期
けた上げビットを同化するために、一連の半加算器から
成る回路３０を使用する。
い結果を発生しないケースが１つある。ビット５１のす
ぐ左側の２つのオペランドＳ１及びＳ２の全てのビット
が１であるという条件が存在する。ビット５１に１が加
算されると、けた上げは各段階を経て左へ伝播してゆく
はずである。ビット５４から始まって加算を実行する加
算器１３により伝播は実行されないので、このような事
態は起こらない。そこで、乗算器ツリーの出力がビット
５１のすぐ左側の全て１のストリングである場合に初期
けた上げビットを同化するために、一連の半加算器から
成る回路３０を使用する。
【００２８】当業者にはわかるであろうが、本発明の回
路は、上位ビットについてのけた上げ伝播加算器の動作
が完了すると、動作の開始前に下位ビットからのけた上
げを待たずに、直ちに可能な仮数の最下位ビットを除く
全てのビットを生成させ、あふれを確定する。そこで、
回路は、下位ビットを与えるために、ビット５１へのキ
ャリーインの値、スティッキービット及び３つのビット
位置にまたがる丸めモードを評価するだけで良い。従っ
て、けた上げビットＣ５１は上位けた上げ伝播加算器の
全ての段を通るのではなく、３つのビット段を経て伝播
するだけで良い。このように、本発明の回路は、クリテ
ィカルパスから下位けた上げ伝播加算器により供給され
るけた上げビットをほぼ排除することにより、はるかに
急速に結果を提供する。
路は、上位ビットについてのけた上げ伝播加算器の動作
が完了すると、動作の開始前に下位ビットからのけた上
げを待たずに、直ちに可能な仮数の最下位ビットを除く
全てのビットを生成させ、あふれを確定する。そこで、
回路は、下位ビットを与えるために、ビット５１へのキ
ャリーインの値、スティッキービット及び３つのビット
位置にまたがる丸めモードを評価するだけで良い。従っ
て、けた上げビットＣ５１は上位けた上げ伝播加算器の
全ての段を通るのではなく、３つのビット段を経て伝播
するだけで良い。このように、本発明の回路は、クリテ
ィカルパスから下位けた上げ伝播加算器により供給され
るけた上げビットをほぼ排除することにより、はるかに
急速に結果を提供する。
【００２９】本発明を好ましい一実施例に関連して説明
したが、当業者により本発明の趣旨から逸脱せずに様々
な変形や変更を実施しうることは理解されるであろう。
従って、本発明は特許請求の範囲及び次の実施態様によ
って評価されるべきである。
したが、当業者により本発明の趣旨から逸脱せずに様々
な変形や変更を実施しうることは理解されるであろう。
従って、本発明は特許請求の範囲及び次の実施態様によ
って評価されるべきである。
【００３０】１．仮数の下位ビットを通ってキャリーイ
ンが伝播するか否か及び仮数あふれが起こったかに否か
に基づいて仮数の上位ビットと下位ビットを選択する手
段は、仮数に関わる１組の下位ビットを供給する手段の
それぞれによりキャリーアウトが生成されるか否かを検
出する手段を具備する請求項１記載の２進ツリー浮動小
数点乗算器の丸め回路。
ンが伝播するか否か及び仮数あふれが起こったかに否か
に基づいて仮数の上位ビットと下位ビットを選択する手
段は、仮数に関わる１組の下位ビットを供給する手段の
それぞれによりキャリーアウトが生成されるか否かを検
出する手段を具備する請求項１記載の２進ツリー浮動小
数点乗算器の丸め回路。
【００３１】２．仮数の下位ビットを通ってキャリーイ
ンが伝播するか否か及び仮数あふれが起こったか否かに
基づいて仮数の上位ビットと下位ビットを選択する手段
は、仮数の上位ビットを供給する手段のそれぞれにより
供給されるビットのうち最上位のビットの条件を評価す
る手段を具備する上記１記載の２進ツリー浮動小数点乗
算器の丸め回路。
ンが伝播するか否か及び仮数あふれが起こったか否かに
基づいて仮数の上位ビットと下位ビットを選択する手段
は、仮数の上位ビットを供給する手段のそれぞれにより
供給されるビットのうち最上位のビットの条件を評価す
る手段を具備する上記１記載の２進ツリー浮動小数点乗
算器の丸め回路。
【００３２】３．仮数の下位ビットを通ってキャリーイ
ンが伝播するか否か及び仮数あふれが起こったか否かに
基づいて仮数の上位ビットと下位ビットを選択する手段
は、仮数の上位ビットを供給する手段のそれぞれにより
供給されるビットのうち最上位のビットの条件を評価す
る手段を具備する請求項１記載の２進ツリー浮動小数点
乗算器の丸め回路。
ンが伝播するか否か及び仮数あふれが起こったか否かに
基づいて仮数の上位ビットと下位ビットを選択する手段
は、仮数の上位ビットを供給する手段のそれぞれにより
供給されるビットのうち最上位のビットの条件を評価す
る手段を具備する請求項１記載の２進ツリー浮動小数点
乗算器の丸め回路。
【００３３】４．下位ビット加算器からの実際のキャリ
ーイン及び丸め条件に基づいて仮数の第１組の下位ビッ
トを供給する手段は、キャリーインが起こらなかったも
のと仮定して仮数の上位ビットを供給する手段により生
成される最下位ビットと、下位ビットから生成される丸
め値と、下位ビットからのキャリーインとをそれらの値
が仮数あふれを伴わずに加算されるであろうように加算
する第１の加算器から成り；下位ビット加算器からの実
際のキャリーイン及び丸め条件に基づいて仮数の第２組
の下位ビットを供給する手段は、キャリーインが起こら
なかったものと仮定して仮数の上位ビットを供給する手
段により生成される最下位ビットと、下位ビットから生
成される丸め値と、下位ビットからのキャリーインとを
それらの値が仮数あふれを伴って加算されるであろうよ
うに加算する第２の加算器から成る上記１記載の２進ツ
リー浮動小数点乗算器の丸め回路。
ーイン及び丸め条件に基づいて仮数の第１組の下位ビッ
トを供給する手段は、キャリーインが起こらなかったも
のと仮定して仮数の上位ビットを供給する手段により生
成される最下位ビットと、下位ビットから生成される丸
め値と、下位ビットからのキャリーインとをそれらの値
が仮数あふれを伴わずに加算されるであろうように加算
する第１の加算器から成り；下位ビット加算器からの実
際のキャリーイン及び丸め条件に基づいて仮数の第２組
の下位ビットを供給する手段は、キャリーインが起こら
なかったものと仮定して仮数の上位ビットを供給する手
段により生成される最下位ビットと、下位ビットから生
成される丸め値と、下位ビットからのキャリーインとを
それらの値が仮数あふれを伴って加算されるであろうよ
うに加算する第２の加算器から成る上記１記載の２進ツ
リー浮動小数点乗算器の丸め回路。
【図１】浮動小数点乗算器回路における様々なあふれ、
キャリーイン及び丸めの可能性の結果として起こりうる
条件を示す図。
キャリーイン及び丸めの可能性の結果として起こりうる
条件を示す図。
【図２】本発明に従って構成した回路のブロック線図。
１２ 第１のけた上げ伝播加算器 １３ 第２のけた上げ伝播加算器 １５，１６ マルチプレクサ １８ 組合わせ論理 ２０ ３ビット加算器回路 ２２，２３ ２ビット加算器 ２５ マルチプレクサ ３０ 一連の半加算器
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 平３−18925（ＪＰ，Ａ) 特開 平２−231629（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 310 G06F 7/38
Claims (1)
- 【請求項１】 ２つの２進オペランド・ビット〔ｎ：
０〕の浮動小数点乗算においてビット〔２ｎ＋１：０〕
の最終仮数を丸める、２進ツリー浮動小数点乗算器用の
丸め回路であって、前記２進ツリー浮動小数点乗算器
は、複数対のビット〔２ｎ＋１：０〕の部分積を複数の
桁上げ伝播加算器で加算して前記最終加算を発生するも
のであり、 第１の仮数のビット〔ｎ＋１：０〕を与える第１の加算
手段(12)にして、キャリーインがビットｎのレベルで起
こらなかったものと仮定して、前記第１及び第２の部分
積のビット〔ｎ−１：０〕からのキャリーインの生成を
待たずに、ビット〔２ｎ＋１：ｎ〕の第１及び第２の部
分積の加算を行うことによって、第１の仮数のビット
〔ｎ＋１：０〕を与える第１の加算手段(12)を備え； 第２の仮数のビット〔ｎ＋１：２〕を与える第２の加算
手段(13)にして、キャリーインがビットｎ＋２のレベル
で起こらなかったものと仮定して、前記第１及び第２の
部分積のビット〔ｎ＋１：０〕からのキャリーインの生
成を待たずに、ビット〔２ｎ＋１：ｎ＋２〕の第１及び
第２の部分積の加算を行うことによって、第１の仮数の
ビット〔ｎ＋１：２〕を与える第１の加算手段(13)を備
え； 前記最終仮数のビット〔１：０〕の第１セットを与える
第１の回路手段(22)にして、前記第１及び第２のビット
〔ｎ−２：０〕の加算からの実際のキャリーインと丸め
条件とに基づいて、仮数あふれがない場合に対して選択
されるものとして、前記最終仮数のビット〔１：０〕の
第１セットを与える第１の回路手段(22)を備え、 前記最終仮数のビット〔１：０〕の第２セットを与える
第２の回路手段(23)にして、前記第１及び第２のビット
〔ｎ−２：０〕の加算からの実際のキャリーインと丸め
条件とに基づいて、仮数あふれがある場合に対して選択
されるものとして、前記最終仮数のビット〔１：０〕の
第２セットを与える第２の回路手段(23)を備え、 前記最終仮数のビット〔ｎ＋１：２〕およびビット
〔１：０〕を選択するマルチプレクサ手段(15,16,25)に
して、当該ビット〔ｎ＋１：２〕は前記第１の加算手段
(12)で与えられる前記第１の仮数のビット〔ｎ＋１：
２〕および前記第２の加算手段(13)で与えられる前記第
２の仮数のビット〔ｎ＋１：２〕から、当該ビット
〔１：０〕は前記第１の回路手段(22)で与えられるビッ
ト〔１：０〕の前記１セットおよび前記第２の回路手段
(23)で与えられるビット〔１：０〕の前記２セットか
ら、キャリーインが前記最終仮数のビット〔１：０〕を
通して伝播したか否かおよび仮数あふれが起こったか否
かに基づいて、それぞれ選択をするマルチプレクサ手段
(15,16,25)を備えていることを特徴とする、浮動小数点
乗算器における丸め回路。
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