JPH0253819B2 - - Google Patents
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- JPH0253819B2 JPH0253819B2 JP59086451A JP8645184A JPH0253819B2 JP H0253819 B2 JPH0253819 B2 JP H0253819B2 JP 59086451 A JP59086451 A JP 59086451A JP 8645184 A JP8645184 A JP 8645184A JP H0253819 B2 JPH0253819 B2 JP H0253819B2
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- Japan
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- output
- multiplexer
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- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイジタル信号処理に用いられる演
算装置に関するものである。
算装置に関するものである。
従来例の構成とその問題点
近年、デイジタル信号処理の手法は、LSI化可
能、高精度化可能等々の特徴から多くの注目を集
めるようになつた。
能、高精度化可能等々の特徴から多くの注目を集
めるようになつた。
このデイジタル信号処理の特徴のひとつに積和
演算があげられる。積和演算を高速に行うため
に、従来から第１図に示すような演算装置が用い
られている。１は二つの入力ｘ，ｙの間で乗算を
行う乗算器であり、２，３は入力ラツチである。
４は加算器であり、乗算器１の出力と、後述のア
キユムレータ５の出力との加算を行う。６，７は
加算器４の入力ラツチであり、５は加算器４の出
力を蓄えるアキユムレータである。
演算があげられる。積和演算を高速に行うため
に、従来から第１図に示すような演算装置が用い
られている。１は二つの入力ｘ，ｙの間で乗算を
行う乗算器であり、２，３は入力ラツチである。
４は加算器であり、乗算器１の出力と、後述のア
キユムレータ５の出力との加算を行う。６，７は
加算器４の入力ラツチであり、５は加算器４の出
力を蓄えるアキユムレータである。
以上のように構成された従来の演算装置につい
て、以下の動作を説明する。なお、数体系は、固
定小数点で、負数は２の補数で表現する系を用い
る。
て、以下の動作を説明する。なお、数体系は、固
定小数点で、負数は２の補数で表現する系を用い
る。
乗算器１の出力は入力ラツチ７を経て加算器４
の一方の入力に接続されている。また加算器４の
出力はアキユムレータ５に蓄えられるが、このア
キユムレータ５の出力は加算器４もう一つの入力
に接続されている。そこで乗算器１と加算器４と
をパイプライン動作させることにより高速に積和
演算を行うことができる。すなわち入力ラツチ２
に対する入力系列をxi、入力ラツチ３に対する入
力系列yiとするアキユムレータ５には最終的に
Σxiyiが求まる。
の一方の入力に接続されている。また加算器４の
出力はアキユムレータ５に蓄えられるが、このア
キユムレータ５の出力は加算器４もう一つの入力
に接続されている。そこで乗算器１と加算器４と
をパイプライン動作させることにより高速に積和
演算を行うことができる。すなわち入力ラツチ２
に対する入力系列をxi、入力ラツチ３に対する入
力系列yiとするアキユムレータ５には最終的に
Σxiyiが求まる。
しかしここでオーバフローという問題を考える
必要がある。Σxiyiを第１図に示す演算装置で求
める場合、積xiyiが異るｉで正および負の値をと
る時は、加算器４内でオーバフローが発生するこ
とは比較的少い。しかし、Σxiyiを求める過程で
積xiyiが連続して同符号となつた時には加算器４
内でオーバフローが発生する可能性があり、この
ためアキユムレータ５の内容は無意味なものとな
る。信号のパワーΣxi 2を求める時にはxi 2は常に
正であるのでこのオーバフローが発生する恐れは
十分にある。
必要がある。Σxiyiを第１図に示す演算装置で求
める場合、積xiyiが異るｉで正および負の値をと
る時は、加算器４内でオーバフローが発生するこ
とは比較的少い。しかし、Σxiyiを求める過程で
積xiyiが連続して同符号となつた時には加算器４
内でオーバフローが発生する可能性があり、この
ためアキユムレータ５の内容は無意味なものとな
る。信号のパワーΣxi 2を求める時にはxi 2は常に
正であるのでこのオーバフローが発生する恐れは
十分にある。
そこでこのオーバフローを防ぐため、従来は、
入力系列xi，yiに対して先ずｌビツトの右シフト
演算を行つて2-lxi，2-lyiの形にし、その後乗算器
１に入力することが行われていた。しかし総ての
入力系列xi，yiに対してシフト演算を行うこと
は、本来の積和演算Σxiyiに対して大きなオーバ
ヘツドとなつてしまう欠点を有していた。
入力系列xi，yiに対して先ずｌビツトの右シフト
演算を行つて2-lxi，2-lyiの形にし、その後乗算器
１に入力することが行われていた。しかし総ての
入力系列xi，yiに対してシフト演算を行うこと
は、本来の積和演算Σxiyiに対して大きなオーバ
ヘツドとなつてしまう欠点を有していた。
発明の目的
本発明の目的は、上記従来の問題を解消するこ
と、すなわち、オーバフローを生じにくい形で積
和演算を行う演算装置を提供すること、並びに累
積加算等積和演算以外の演算に対してもオーバフ
ローを生じにくい形で演算を行う演算装置を提供
することにある。
と、すなわち、オーバフローを生じにくい形で積
和演算を行う演算装置を提供すること、並びに累
積加算等積和演算以外の演算に対してもオーバフ
ローを生じにくい形で演算を行う演算装置を提供
することにある。
発明の構成
本発明は、二つの入力データの積を求める乗算
器と、前記乗算器の出力を一つの入力とする二入
力の第１のマルチプレクサと、前記第１のマルチ
プレクサから出力されるデータを入力としこれを
シフトして出力するバレルシフタと、前記バレル
シフタに対してシフト数を与える第１レジスタお
よび第２のレジスタと、前記第１のレジスタおよ
び第２のレジスタの出力のいずれかを出力する第
２のマルチプレクサと、前記バレルシフタの出力
を一つの入力とする二入力の算術論理演算器とを
備えた演算装置であり、前記乗算器の出力は前記
バレルシフタで前記第１のレジスタで示される数
だけシフトした後、前記算術論理演算器に入力す
ることにより積和演算時の前記算術論理演算器内
でのオーバフロー発生を防ぎ、また、積和演算以
外の時は、前記第１のマルチプレクサに入力され
るもう一方の入力に対し、前記バレルシフタで前
記第２のレジスタで示される数だけシフトした
後、前記算術論理演算器に入力することにより前
記算術論理演算器でオーバフローが発生すること
を防ぐ。
器と、前記乗算器の出力を一つの入力とする二入
力の第１のマルチプレクサと、前記第１のマルチ
プレクサから出力されるデータを入力としこれを
シフトして出力するバレルシフタと、前記バレル
シフタに対してシフト数を与える第１レジスタお
よび第２のレジスタと、前記第１のレジスタおよ
び第２のレジスタの出力のいずれかを出力する第
２のマルチプレクサと、前記バレルシフタの出力
を一つの入力とする二入力の算術論理演算器とを
備えた演算装置であり、前記乗算器の出力は前記
バレルシフタで前記第１のレジスタで示される数
だけシフトした後、前記算術論理演算器に入力す
ることにより積和演算時の前記算術論理演算器内
でのオーバフロー発生を防ぎ、また、積和演算以
外の時は、前記第１のマルチプレクサに入力され
るもう一方の入力に対し、前記バレルシフタで前
記第２のレジスタで示される数だけシフトした
後、前記算術論理演算器に入力することにより前
記算術論理演算器でオーバフローが発生すること
を防ぐ。
実施例の説明
第２図は、本発明の一実施例における演算装置
の構成を示す。第２図において、２１は乗算器で
あり二つのｎビツトのデータｘ，ｙの積を求め
2nビツトの出力のうち最上位ビツトを除く2n−
１ビツトのデータを乗算結果として出力する。２
２，２３は入力ラツチである。２４はおよび
の入力端子をもつマルチプレクサであり、乗算器
２１の出力データおよびそれ以外のデータのいず
れか一方を出力する。２５はバレルシフタであり
マルチプレクサ２４の出力をシフトしｍビツトの
データとして出力する。２６，２７は共にレジス
タでありバレルシフタにシフト数を与える。レジ
スタ２６は、乗算器２１の出力に対するシフト数
を、レジスタ２７はマルチプレクサ２４のもう一
方の入力に対するシフト数をそれぞれ保持してい
る。２８はおよびの入力端子をもつマルチプ
レクサであり、レジスタ２６、レジスタ２７のい
ずれの値をバレルシフタ２５に与える。マルチプ
レクサ２４とマルチプレクサ２８とは連動してお
り、同一のセレクト信号で動作する。２９は入力
ビツト幅がｍピツトの算術論理演算器でありバレ
ルシフタ２５の出力データおよびもう一方の入力
データとの間で算出あるいは論理演算を行う。３
０，３１は共に入力ラツチである。
の構成を示す。第２図において、２１は乗算器で
あり二つのｎビツトのデータｘ，ｙの積を求め
2nビツトの出力のうち最上位ビツトを除く2n−
１ビツトのデータを乗算結果として出力する。２
２，２３は入力ラツチである。２４はおよび
の入力端子をもつマルチプレクサであり、乗算器
２１の出力データおよびそれ以外のデータのいず
れか一方を出力する。２５はバレルシフタであり
マルチプレクサ２４の出力をシフトしｍビツトの
データとして出力する。２６，２７は共にレジス
タでありバレルシフタにシフト数を与える。レジ
スタ２６は、乗算器２１の出力に対するシフト数
を、レジスタ２７はマルチプレクサ２４のもう一
方の入力に対するシフト数をそれぞれ保持してい
る。２８はおよびの入力端子をもつマルチプ
レクサであり、レジスタ２６、レジスタ２７のい
ずれの値をバレルシフタ２５に与える。マルチプ
レクサ２４とマルチプレクサ２８とは連動してお
り、同一のセレクト信号で動作する。２９は入力
ビツト幅がｍピツトの算術論理演算器でありバレ
ルシフタ２５の出力データおよびもう一方の入力
データとの間で算出あるいは論理演算を行う。３
０，３１は共に入力ラツチである。
以上のように構成された本実施例の演算装置に
ついて以下その動作を説明する。
ついて以下その動作を説明する。
先ず積和演算時の動作について説明する。積和
演算時には、マルチプレクサ２４，２８の入力端
子はセレクト信号によりが選択される。ｎビツ
トの入力データ系列xi，yiは入力ラツチ２２，２
３でラツチされた後乗算器２１で乗算され、2n
−１ビツトのデータxiyiとしてマルチプレクサ２
４を経由してバレルシフタ２５に入力される。バ
レルシフタ２５は、マルチプレクサ２８から出力
されるレジスタ２６の値に従つて2n−１ビツト
のデータxiyiをシフトしｍビツトのデータとして
出力する。ここでレジスタ２６で、バレルシフタ
２５の入力をｌビツト右にシフトすることを指示
しておくことにより2n−１ビツトのデータxiyiは
第３図に示すように少くとも上位ｌ＋１ビツトが
符号ビツト（第３図においてＳで示す）であるｍ
ビツトのデータに変換された後入力ラツチ３１に
入力される。そして算術論理演算器２９で入力ラ
ツチ３０のデータと加算を行う。入力ラツチ３０
の値を演算開始時にはクリアしておき、その後は
算術論理演算器２９での演算結果の値に更新して
ゆくことにより、積和演算を行うことができ、最
終的に算術論理演算器２９は2-lΣxiyiを出力する。
そしてこの演算過程において、算術論理演算器２
９内の桁上りが発生しても少くともｌ回以内の桁
上りはオーバフローとはならない。すなわち、入
力系列xi、yiを予め右にｌ／２ビツトしてから積和 演算を行いオーバフローの発生を防ぐ従来の方法
と同様のことを入力系列xi，yiを予めシフトする
ことなく実現している。また、xi，yiの有効ビツ
トがｎビツトである状態で乗算を行つた後にｌビ
ツト右シフトしているため、予めｌ／２ビツト右シ フトし有効ビツトがｎ−ｌ／２ビツトの状態で乗算 を行つた場合と比べて乗算結果の誤差は少くなつ
ている。
演算時には、マルチプレクサ２４，２８の入力端
子はセレクト信号によりが選択される。ｎビツ
トの入力データ系列xi，yiは入力ラツチ２２，２
３でラツチされた後乗算器２１で乗算され、2n
−１ビツトのデータxiyiとしてマルチプレクサ２
４を経由してバレルシフタ２５に入力される。バ
レルシフタ２５は、マルチプレクサ２８から出力
されるレジスタ２６の値に従つて2n−１ビツト
のデータxiyiをシフトしｍビツトのデータとして
出力する。ここでレジスタ２６で、バレルシフタ
２５の入力をｌビツト右にシフトすることを指示
しておくことにより2n−１ビツトのデータxiyiは
第３図に示すように少くとも上位ｌ＋１ビツトが
符号ビツト（第３図においてＳで示す）であるｍ
ビツトのデータに変換された後入力ラツチ３１に
入力される。そして算術論理演算器２９で入力ラ
ツチ３０のデータと加算を行う。入力ラツチ３０
の値を演算開始時にはクリアしておき、その後は
算術論理演算器２９での演算結果の値に更新して
ゆくことにより、積和演算を行うことができ、最
終的に算術論理演算器２９は2-lΣxiyiを出力する。
そしてこの演算過程において、算術論理演算器２
９内の桁上りが発生しても少くともｌ回以内の桁
上りはオーバフローとはならない。すなわち、入
力系列xi、yiを予め右にｌ／２ビツトしてから積和 演算を行いオーバフローの発生を防ぐ従来の方法
と同様のことを入力系列xi，yiを予めシフトする
ことなく実現している。また、xi，yiの有効ビツ
トがｎビツトである状態で乗算を行つた後にｌビ
ツト右シフトしているため、予めｌ／２ビツト右シ フトし有効ビツトがｎ−ｌ／２ビツトの状態で乗算 を行つた場合と比べて乗算結果の誤差は少くなつ
ている。
次に積和演算以外の時の動作について説明す
る。この時のマルチプレクサ２４，２８の入力端
子はセレクト信号により共にが選択される。そ
こで算術論理演算器２９で行われる演算は、マル
チプレクサ２４の入力端子に対する入力と入力
ラツチ３０に対する入力の間で行われることにな
るがマルチプレクサ２４の入力端子に対するデ
ータは、レジスタ２７の値に従い、バレルシフタ
２５でシフトが行われた後、入力ラツチ３１に入
力される。そこで例えば入力ラツチ３０の内容を
クリアしておき、算術論理演算器９で論理和演算
を行うと、算術論理演算器２９の出力からは、マ
ルチプレクサ２４の入力端子に入力されたデー
タをレジスタ２７の値でシフトしたものが得られ
ることになり、単純なシフト演算が実現できる。
また、和Σxiを求めるのはマルチプレクサ２４の
入力端子からxiを入力し算術論理演算器２９で
加算を行い、その出力を入力ラツチ３０に与える
ことにより実現できる。そしてこの場合も、入力
データxiをレジスタ２７の値に従つてバレルシフ
タ２５で右にシフトされた後、加算を行うことに
より、先に述べた積和演算の時と同様の原理より
オーバフローの発生を防ぐことができる。
る。この時のマルチプレクサ２４，２８の入力端
子はセレクト信号により共にが選択される。そ
こで算術論理演算器２９で行われる演算は、マル
チプレクサ２４の入力端子に対する入力と入力
ラツチ３０に対する入力の間で行われることにな
るがマルチプレクサ２４の入力端子に対するデ
ータは、レジスタ２７の値に従い、バレルシフタ
２５でシフトが行われた後、入力ラツチ３１に入
力される。そこで例えば入力ラツチ３０の内容を
クリアしておき、算術論理演算器９で論理和演算
を行うと、算術論理演算器２９の出力からは、マ
ルチプレクサ２４の入力端子に入力されたデー
タをレジスタ２７の値でシフトしたものが得られ
ることになり、単純なシフト演算が実現できる。
また、和Σxiを求めるのはマルチプレクサ２４の
入力端子からxiを入力し算術論理演算器２９で
加算を行い、その出力を入力ラツチ３０に与える
ことにより実現できる。そしてこの場合も、入力
データxiをレジスタ２７の値に従つてバレルシフ
タ２５で右にシフトされた後、加算を行うことに
より、先に述べた積和演算の時と同様の原理より
オーバフローの発生を防ぐことができる。
発明の効果
本発明の演算装置は、二つの入力データの積を
求める乗算器と、前記乗算器の出力を一つの入力
とする二入力の第１のマルチプレクサと、前記第
１のマルチプレクサから出力されるデータを入力
とし、これをシフトして出力するバレルシフタ
と、前記バレルシフタに対してシフト数を与える
第１のレジスタおよび第２のレジスタと、前記第
１のレジスタおよび第２のレジスタの出力のいず
れかを出力する第２のマルチプレクサと、前記バ
レルシフタの出力を一つの入力とする二入力の算
術論理演算器とを備え、積和演算時には、前記乗
算器の出力を前記第１のレジスタの値に従つて前
記バレルシフタで右シフトした後、前記算術論理
演算器で加算を行うことによりオーバフローの発
生を防ぐことができる。また乗算結果に対して自
動的に右シフトを行つているため、従来のように
二つに被乗算データに対して右シフトを行つてか
ら乗算を行う方法とくらべ、シフトに要するオー
バヘツドはなく、乗算結果の誤差も少くなる。累
積加算を行う時は、前記第１のマルチプレクサの
前記乗算器に接続されていない方の入力端子にデ
ータを与え、これと前記第２のレジスタの値に従
い、前記バレルシフタで右にシフトした後前記算
術論理演算器で加算することによりオーバフロー
の発生を防ぐことができる。また、前記バレルシ
フタの機能だけを用い単純シフト演算も可能であ
り、デイジタル信号処理用の演算装置としての本
発明の実用的効果は大きい。
求める乗算器と、前記乗算器の出力を一つの入力
とする二入力の第１のマルチプレクサと、前記第
１のマルチプレクサから出力されるデータを入力
とし、これをシフトして出力するバレルシフタ
と、前記バレルシフタに対してシフト数を与える
第１のレジスタおよび第２のレジスタと、前記第
１のレジスタおよび第２のレジスタの出力のいず
れかを出力する第２のマルチプレクサと、前記バ
レルシフタの出力を一つの入力とする二入力の算
術論理演算器とを備え、積和演算時には、前記乗
算器の出力を前記第１のレジスタの値に従つて前
記バレルシフタで右シフトした後、前記算術論理
演算器で加算を行うことによりオーバフローの発
生を防ぐことができる。また乗算結果に対して自
動的に右シフトを行つているため、従来のように
二つに被乗算データに対して右シフトを行つてか
ら乗算を行う方法とくらべ、シフトに要するオー
バヘツドはなく、乗算結果の誤差も少くなる。累
積加算を行う時は、前記第１のマルチプレクサの
前記乗算器に接続されていない方の入力端子にデ
ータを与え、これと前記第２のレジスタの値に従
い、前記バレルシフタで右にシフトした後前記算
術論理演算器で加算することによりオーバフロー
の発生を防ぐことができる。また、前記バレルシ
フタの機能だけを用い単純シフト演算も可能であ
り、デイジタル信号処理用の演算装置としての本
発明の実用的効果は大きい。
第１図は従来の演算装置のブロツク図、第２図
は本発明の一実施例における演算装置のブロツク
図、第３図は本発明の一実施例における乗算器の
出力およびバレルシフタの出力を示す図である。 １，２１……乗算器、２４，２８……マルチプ
レクサ、２５……バレルシフタ、２６，２７……
レジスタ、２９……算術論理演算器。
は本発明の一実施例における演算装置のブロツク
図、第３図は本発明の一実施例における乗算器の
出力およびバレルシフタの出力を示す図である。 １，２１……乗算器、２４，２８……マルチプ
レクサ、２５……バレルシフタ、２６，２７……
レジスタ、２９……算術論理演算器。
Claims (1)
- １ 二つのデータの積を求めると乗算器と、前記
乗算器の出力もしくは外部から与えられるデータ
の何れか一方を出力する第１のマルチプレクサ
と、前記第１のマルチプレクサ出力をシフトして
出力するバレルシフタと、前記第１のマルチプレ
クサが前記乗算器出力を選択した場合に使用する
シフト数を保持する第１のレジスタと、前記第１
のマルチプレクサが前記外部データを選択した時
に使用するシフト数を保持する第２のレジスタ
と、前記第１のマルチプレクサが前記乗算器出力
を選択したときには前記第１のレジスタ出力を前
記バレルシフタにシフト数として出力し、前記第
１のマルチプレクサが前記外部データを出力した
ときには前記第２のレジスタ出力を前記バレルシ
フタにシフト数として出力する第２のマルチプレ
クサと、前記バレルシフタの出力を一つの入力と
する二入力の算術論理演算器とを具備したことを
特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086451A JPS60230266A (ja) | 1984-04-27 | 1984-04-27 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086451A JPS60230266A (ja) | 1984-04-27 | 1984-04-27 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60230266A JPS60230266A (ja) | 1985-11-15 |
| JPH0253819B2 true JPH0253819B2 (ja) | 1990-11-19 |
Family
ID=13887293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086451A Granted JPS60230266A (ja) | 1984-04-27 | 1984-04-27 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230266A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145468A (ja) * | 1985-12-20 | 1987-06-29 | Oki Electric Ind Co Ltd | 信号処理用プロセツサ |
| EP0593073A1 (en) * | 1992-10-16 | 1994-04-20 | Matsushita Electric Industrial Co., Ltd. | A processor incorporating shifters |
-
1984
- 1984-04-27 JP JP59086451A patent/JPS60230266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60230266A (ja) | 1985-11-15 |
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