JPH0582609B2 - - Google Patents
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- JPH0582609B2 JPH0582609B2 JP61216592A JP21659286A JPH0582609B2 JP H0582609 B2 JPH0582609 B2 JP H0582609B2 JP 61216592 A JP61216592 A JP 61216592A JP 21659286 A JP21659286 A JP 21659286A JP H0582609 B2 JPH0582609 B2 JP H0582609B2
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Description
産業上の利用分野
本発明は、算術演算処理装置に係り、特に内部
演算に乗算を具え、LSI化に好適な高速演算処理
装置に関する。 従来の技術 従来、高速乗算器については、電子通信学会論
文誌、Vol.J66−Ｄ、No.６（1983年）第683頁から
第690頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗
算器では、内部計算に各桁が｛−１、０、１｝の
要素である冗長２進表現（一種の符号付きデイジ
ツト表現）を利用している。ｎビツト乗算では、
ｎ個のｎビツト部分積を冗長２進数とみなして２
つずつ２分木状に冗長２進数体系で加え合せてい
き、最後に冗長２進表現で求まつた積を通常の２
進表現に変換する。冗長２進数体系では、２数の
加算を桁上げの伝搬ないに演算数の桁数に無関係
な一定時間で行える。従つて、冗長２進加算木を
用いた乗算器では、ｎビツト乗算を計算時間０
（logn）で高速に行える。計算速度は、Wallace
木を用いた高速乗算器と同程度であり、従来の配
列型乗算器に較べかなり高速である。また、回路
構造は配列型乗算器と同様に規則正しく、
Wallace木を用いた乗算器よりレイアウトが容易
である。 さらに、この乗算器では、２ビツトBoothの方
法の適用によりハードウエア量が削減できる。２
ビツトBoothの方法では、乗数を４進符号付きデ
イジツト数（各桁が｛−２、−１、０、１、２｝
の要素である４進数）にリコードすることにより
部分積の数を約半分にし、計算の高速化とハード
ウエア量の削減が行える。このとき、部分積の生
成において、被乗数の２倍と正負の反転が必要で
ある。２倍は１ビツトの左シフトにより行える。
正負の反転は、２の補数をとることによつて行つ
たり、あるいは、冗長２進数の正負の反転が各桁
毎の正負の反転によつて行えることを利用し、被
乗数で１になつている桁を−１にすることにより
行つている。 発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易である
が、部分積の各桁が正（つまり１）にも負（つま
り−１）にも成り得るため、加算木の全段を同一
の一般的な冗長２進加算用セルで構成する必要が
あつた。これは、前記冗長２進加算用セル個々の
ハードウエア量が多い（約50トランジスタ程度）
ことを考慮すると、素子数の削減、回路構成の簡
単化等の実用化面についてあまり配慮されておら
ず、組合せ回路として実現する場合、演算数の桁
数が大きくなると素子数が膨大かつ回路構成が複
雑となり、演算処理装置を1LSIチツプに実装す
ることが難しくなる等の問題点がある。 本発明の目的は、このような従来の問題点を改
善し、乗算器を規則正しい回路構造で、かつ素子
数の少ない組合せ回路として実現し、内部加減算
における桁上げ値の伝播を防止すると共に回路構
成を簡単化することによつてLSIチツプに実装が
容易である高速な演算処理装置を提供することに
ある。 問題点を解決するための手段 上記目的は、(a)乗数の複数桁と被乗数とから、
第１グループの中間部分積を生成する第１の中間
部分積生成手段と、(b)第１グループの中間部分積
生成手段とは生成方法が異なり、例えば、正負の
符号が反対となるような方法で前記乗数の複数桁
と前記被乗数とから、第２グループの中間部分積
を生成する第２の中間部分積生成手段と、(c)前記
第１グループの中間部分積と第２グループの中間
部分積とから、例えば、それらの減算によつて符
号付デイジツト表現の部分積を生成する部分積生
成手段とを有し、各桁が負、０、正のいずれかの
値である符号付きデイジツト表現数の形で部分積
（の和）つまり乗数４桁分の部分積を求めること
により達成される。 作 用 まず、前記第１の中間部分積生成手段によつ
て、中間的な第１グループの中間部分積を生成
し、前記第２の中間部分積生成手段によつて、第
１グループの中間部分積とは例えば、正負の符号
が反対となるような方法で第２グループの中間部
分積を生成する。次に、これらの中間的な第１グ
ループの中間部分積と第２グループの中間部分積
とを例えば前記部分積生成手段によつて減算し
て、符号付デイジツト表現の形で部分積を生成で
きる。この第１グループの中間部分積と第２グル
ープの中間部分積との減算では第１グループおよ
び第２グループの中間部分積が共に非負であるた
め、冗長減算（つまり、減算結果を符号付きデイ
ジツト表現数で冗長性を持たせて表す減算）にお
いて桁上げ（または桁借り）が全く生じず、この
減算回路を非常に簡単な回路構成にすることが可
能である。したがつて、簡単な構成の回路を付加
することにより、部分積の数を（２ビツトBooth
の方法を適用した場合に較べて）ほぼ半数に減ら
せるので、ハードウエア量を大幅に削減できる。 また、部分積の加算には、符号付きデイジツト
表現体系における加算器を用いた加算木を使用す
ることができ、乗算における遅延時間（つまり実
行時間）が短縮される。 実施例 以下、本発明の一実施例を図面により説明す
る。 第１図は、本発明を適用した乗算器の一実施例
の構成図である。 乗数リコード回路１００は、２ビツトBoothの
方法を改良した方法を用いて乗数を各桁が｛−
２、−１、０、１、２｝のいずれかの値である４
進符号付きデイジツト数にリコードする回路であ
る。 中間部分積生成器１１０は、乗数リコード１０
０でリコードされた乗数の桁と被乗数とからこれ
らの積を求め、中間的な部分積を生成する回路で
ある。 冗長減算器１２０は、偶数つまり2k番目（た
だし、０も含む。）の中間部分積生成器１１０で
生成された部分積（ただし、各桁が非負である。）
から、その隣の奇数つまり2k＋１番目の中間部
分積生成器１１０で生成された部分積（ただし、
各桁が非負である。）を減算し、その差を各桁が
｛−１、０、１｝のいずれかの値である冗長２進
数の形式で出力する回路である。 冗長加算器１３０は、加算木を構成しており、
一般の冗長２進数同士の冗長２進体系での加算を
行う回路である。 冗長２進・２進変換器１４０は、積として求ま
つた冗長２進数を２進数に変換する回路であり、
桁上げ先見加算器等で容易に実現できる。 次に乗数リコード回路１００について説明す
る。 ２の補数表示形式の時、乗数Ｙは、算術式 Ｙ＝−yo・2n-1＋o-1 〓i=1 yi・2i-1 で表せる。ただし、yoは符号ビツト、yo-1、…
…、y1は数値部である。今簡単のためＹの長さｎ
が偶数とすると、 Ｙ＝o/2-1 〓i=0 （y2i＋y2i+1−2y2i+2）・22i ＝o/4-1 〓k=0 ｛（y4k＋y4k+1−2y4k+2）・24k −（2y4k+4−y4k+3−y4k+2）・24k+2｝ と表せる。ただし、y0＝０である。このとき被乗
数Ｘに対して、乗数Ｘ・Ｙは、算術式 Ｘ・Ｙ＝o/4-1 〓k=0 ｛（y4k＋y4k+1−2y4k+2）・Ｘ ・24k−（2y4k+4−y4k+3−y4k+2）・ Ｘ・24k+2｝ で表せる。つまり、中間的な部分積は、ｊが偶数
（０も含む。）の場合には、 （y2j＋y2j+1−2y2j+2）・Ｘ・22j であり、ｊが奇数の場合には、 （2y2j+2−y2j+1−y2j）・Ｘ・22j である。最終的な部分積は、前記ｊが偶数の場合
の中間的な部分積と、ｊが奇数の場合の中間的な
部分積との減算で求まる。したがつて、乗数リコ
ード回路１００では、ｊが偶数の場合には、算術
式 bj＝（y2j＋y2j+1−2y2j+2）、 ｊが奇数の場合には、算術式 bj＝（2y2j+2−y2j+1−y2j） によつて、乗数を各桁bjが｛−２、−１、０、１、
２｝のいずれかである４進符号付きデイジツト数
にリコードする。 第２図、第３図に乗数リコード回路１００を構
成する回路（つまりセル）について説明する。 まず、リコードされた乗数（つまり４進符号付
きデイジツト数）の２値信号化の一例を以下に示
す。 リコードされた乗数の桁bjを表１に示す３ビツ
ト２値信号bs j、b2 j、b1 jで表現する。
演算に乗算を具え、LSI化に好適な高速演算処理
装置に関する。 従来の技術 従来、高速乗算器については、電子通信学会論
文誌、Vol.J66−Ｄ、No.６（1983年）第683頁から
第690頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗
算器では、内部計算に各桁が｛−１、０、１｝の
要素である冗長２進表現（一種の符号付きデイジ
ツト表現）を利用している。ｎビツト乗算では、
ｎ個のｎビツト部分積を冗長２進数とみなして２
つずつ２分木状に冗長２進数体系で加え合せてい
き、最後に冗長２進表現で求まつた積を通常の２
進表現に変換する。冗長２進数体系では、２数の
加算を桁上げの伝搬ないに演算数の桁数に無関係
な一定時間で行える。従つて、冗長２進加算木を
用いた乗算器では、ｎビツト乗算を計算時間０
（logn）で高速に行える。計算速度は、Wallace
木を用いた高速乗算器と同程度であり、従来の配
列型乗算器に較べかなり高速である。また、回路
構造は配列型乗算器と同様に規則正しく、
Wallace木を用いた乗算器よりレイアウトが容易
である。 さらに、この乗算器では、２ビツトBoothの方
法の適用によりハードウエア量が削減できる。２
ビツトBoothの方法では、乗数を４進符号付きデ
イジツト数（各桁が｛−２、−１、０、１、２｝
の要素である４進数）にリコードすることにより
部分積の数を約半分にし、計算の高速化とハード
ウエア量の削減が行える。このとき、部分積の生
成において、被乗数の２倍と正負の反転が必要で
ある。２倍は１ビツトの左シフトにより行える。
正負の反転は、２の補数をとることによつて行つ
たり、あるいは、冗長２進数の正負の反転が各桁
毎の正負の反転によつて行えることを利用し、被
乗数で１になつている桁を−１にすることにより
行つている。 発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易である
が、部分積の各桁が正（つまり１）にも負（つま
り−１）にも成り得るため、加算木の全段を同一
の一般的な冗長２進加算用セルで構成する必要が
あつた。これは、前記冗長２進加算用セル個々の
ハードウエア量が多い（約50トランジスタ程度）
ことを考慮すると、素子数の削減、回路構成の簡
単化等の実用化面についてあまり配慮されておら
ず、組合せ回路として実現する場合、演算数の桁
数が大きくなると素子数が膨大かつ回路構成が複
雑となり、演算処理装置を1LSIチツプに実装す
ることが難しくなる等の問題点がある。 本発明の目的は、このような従来の問題点を改
善し、乗算器を規則正しい回路構造で、かつ素子
数の少ない組合せ回路として実現し、内部加減算
における桁上げ値の伝播を防止すると共に回路構
成を簡単化することによつてLSIチツプに実装が
容易である高速な演算処理装置を提供することに
ある。 問題点を解決するための手段 上記目的は、(a)乗数の複数桁と被乗数とから、
第１グループの中間部分積を生成する第１の中間
部分積生成手段と、(b)第１グループの中間部分積
生成手段とは生成方法が異なり、例えば、正負の
符号が反対となるような方法で前記乗数の複数桁
と前記被乗数とから、第２グループの中間部分積
を生成する第２の中間部分積生成手段と、(c)前記
第１グループの中間部分積と第２グループの中間
部分積とから、例えば、それらの減算によつて符
号付デイジツト表現の部分積を生成する部分積生
成手段とを有し、各桁が負、０、正のいずれかの
値である符号付きデイジツト表現数の形で部分積
（の和）つまり乗数４桁分の部分積を求めること
により達成される。 作 用 まず、前記第１の中間部分積生成手段によつ
て、中間的な第１グループの中間部分積を生成
し、前記第２の中間部分積生成手段によつて、第
１グループの中間部分積とは例えば、正負の符号
が反対となるような方法で第２グループの中間部
分積を生成する。次に、これらの中間的な第１グ
ループの中間部分積と第２グループの中間部分積
とを例えば前記部分積生成手段によつて減算し
て、符号付デイジツト表現の形で部分積を生成で
きる。この第１グループの中間部分積と第２グル
ープの中間部分積との減算では第１グループおよ
び第２グループの中間部分積が共に非負であるた
め、冗長減算（つまり、減算結果を符号付きデイ
ジツト表現数で冗長性を持たせて表す減算）にお
いて桁上げ（または桁借り）が全く生じず、この
減算回路を非常に簡単な回路構成にすることが可
能である。したがつて、簡単な構成の回路を付加
することにより、部分積の数を（２ビツトBooth
の方法を適用した場合に較べて）ほぼ半数に減ら
せるので、ハードウエア量を大幅に削減できる。 また、部分積の加算には、符号付きデイジツト
表現体系における加算器を用いた加算木を使用す
ることができ、乗算における遅延時間（つまり実
行時間）が短縮される。 実施例 以下、本発明の一実施例を図面により説明す
る。 第１図は、本発明を適用した乗算器の一実施例
の構成図である。 乗数リコード回路１００は、２ビツトBoothの
方法を改良した方法を用いて乗数を各桁が｛−
２、−１、０、１、２｝のいずれかの値である４
進符号付きデイジツト数にリコードする回路であ
る。 中間部分積生成器１１０は、乗数リコード１０
０でリコードされた乗数の桁と被乗数とからこれ
らの積を求め、中間的な部分積を生成する回路で
ある。 冗長減算器１２０は、偶数つまり2k番目（た
だし、０も含む。）の中間部分積生成器１１０で
生成された部分積（ただし、各桁が非負である。）
から、その隣の奇数つまり2k＋１番目の中間部
分積生成器１１０で生成された部分積（ただし、
各桁が非負である。）を減算し、その差を各桁が
｛−１、０、１｝のいずれかの値である冗長２進
数の形式で出力する回路である。 冗長加算器１３０は、加算木を構成しており、
一般の冗長２進数同士の冗長２進体系での加算を
行う回路である。 冗長２進・２進変換器１４０は、積として求ま
つた冗長２進数を２進数に変換する回路であり、
桁上げ先見加算器等で容易に実現できる。 次に乗数リコード回路１００について説明す
る。 ２の補数表示形式の時、乗数Ｙは、算術式 Ｙ＝−yo・2n-1＋o-1 〓i=1 yi・2i-1 で表せる。ただし、yoは符号ビツト、yo-1、…
…、y1は数値部である。今簡単のためＹの長さｎ
が偶数とすると、 Ｙ＝o/2-1 〓i=0 （y2i＋y2i+1−2y2i+2）・22i ＝o/4-1 〓k=0 ｛（y4k＋y4k+1−2y4k+2）・24k −（2y4k+4−y4k+3−y4k+2）・24k+2｝ と表せる。ただし、y0＝０である。このとき被乗
数Ｘに対して、乗数Ｘ・Ｙは、算術式 Ｘ・Ｙ＝o/4-1 〓k=0 ｛（y4k＋y4k+1−2y4k+2）・Ｘ ・24k−（2y4k+4−y4k+3−y4k+2）・ Ｘ・24k+2｝ で表せる。つまり、中間的な部分積は、ｊが偶数
（０も含む。）の場合には、 （y2j＋y2j+1−2y2j+2）・Ｘ・22j であり、ｊが奇数の場合には、 （2y2j+2−y2j+1−y2j）・Ｘ・22j である。最終的な部分積は、前記ｊが偶数の場合
の中間的な部分積と、ｊが奇数の場合の中間的な
部分積との減算で求まる。したがつて、乗数リコ
ード回路１００では、ｊが偶数の場合には、算術
式 bj＝（y2j＋y2j+1−2y2j+2）、 ｊが奇数の場合には、算術式 bj＝（2y2j+2−y2j+1−y2j） によつて、乗数を各桁bjが｛−２、−１、０、１、
２｝のいずれかである４進符号付きデイジツト数
にリコードする。 第２図、第３図に乗数リコード回路１００を構
成する回路（つまりセル）について説明する。 まず、リコードされた乗数（つまり４進符号付
きデイジツト数）の２値信号化の一例を以下に示
す。 リコードされた乗数の桁bjを表１に示す３ビツ
ト２値信号bs j、b2 j、b1 jで表現する。
【表】
以上のように２値信号化を行うと、乗数リコー
ド回路１００におけるリコードされた乗数の第ｊ
桁bjの決定は、次の論理式によつて行われる。た
だし、ｊは０からｎ／２−１までの値をとる整数
である。 (i) ｊが偶数（つまりｊ＝2k）のとき、 bs j＝y2j+2・（2j+1＋2j）、 b2 j＝y2j+2・2j+1・2j＋2j+2・y2j+1・y2j、 b1 j＝y2j+1y2j (ii) ｊが奇数（つまりｊ＝2k＋１）のとき、 bs j＝2j+2・（y2j+1＋y2j）、 b2 j＝y2j+2・2j+1・2j＋2j+2・y2j+1・y2j、 b1 j＝y2j+1y2j ただし、ｊ＝０のときは、簡単に、 bs 0＝y2、 b2 0＝y2・1、 b1 0＝y1 とできる。以上の論理式において、・は論理積
（AND）、＋は論理和（OR）、は排他的論理和
（EX−OR）、−は論理否定を表す演算子である。 第２図および第３図は、それぞれ第１図の乗数
リコード回路１００の偶数桁部および奇数桁部を
構成する回路の一例である。つまり、第２図に示
す回路はリコードされた乗数の偶数桁b2kを生成
する回路であり、第３図に示す回路はリコードさ
れた乗数の奇数桁b2k+1を生成する回路である。 第２図において、ｊは偶数（つまり2k、ただ
し、ｋは０または正整数）であり、ゲート２１１
はインバータ回路、ゲート２１２はNAND回路、
ゲート２２１はAND−NOR複合ゲート、ゲート
２２２はOR−NAND複合ゲート、ゲート２２３
は排他的OR回路である。信号y2j+2２０１、y2j+1
２０２、y2j２０３はそれぞれ乗数Ｙの第2j＋２
桁、第2j＋１桁、第2j桁を表す１ビツト２値信号
である。ただし、ｊは偶数である。また、信号bs j
２３１、b2 j２３２、b1 j２３３はリコードされた乗
数の第ｊ桁bjを表す３ビツト信号である。なお、
信号b2 jは、OR−NAND複合ゲート２２２および
インバータ回路２１１で構成される回路によつて
生成され、信号b1 jは排他的OR回路２２３によつ
て決定され、信号bs jはAND−NOR複合ゲート２
２１およびインバータ回路２１１で構成される回
路によつて決定する。 第３図は、ｊが奇数（つまり2k＋１）の場合
のリコード回路図である。同図中、ゲート２６
１，２６２，２７２および２７３は、それぞれ第
２図におけるインバータ回路２１１、NAND回
路２１２、OR−NAND複合ゲート２２２および
排他的OR回路２２３と同様であり、ゲート２６
３および２７３は、NOR回路である。また、信
号y2j+2２５１、y2j+1２５２、y2j２５３はそれぞ
れ乗数Ｙの第2j＋２桁、第2j＋１桁、第2j桁を表
す１ビツト２値信号である。ただし、ｊは奇数で
ある。さらに信号bs j２８１、b2 j２８２、b1 j２８３
はリコードされた乗数の第ｊ桁bjを表す３ビツト
信号である。なお、第３図において、信号b2 j２８
２およびb1 j２８３を決定する回路は第２図のもの
と同じであるが、信号bs j２８１はNOR回路２６
３および２７１で構成される回路によつて決定さ
れる。 次に、中間部分積生成器１１０について説明す
る。 中間的な部分積は、bjの値によつて−2X、−
Ｘ、０、Ｘ、2Xのいずれかとなる。ただし、重
み2jは省いている。また2Xは被乗数Ｘの２倍を
意味する。この被乗数Ｘの２倍は、１ビツトのシ
フトをすれば実現でき、組合せ回路で簡単に作れ
る。一方正負の符号反転は、２の補数表示するた
めに被乗数Ｘの（各桁毎に）論理否定を生成
し、そのの最下位桁に１を加えればよい。しか
し、１を加える操作を中間部分積生成器１１０で
やると、ハードウエア量が多くなるだけでなく、
部分積の生成に多くの時間を費やする。そこで、
Ｘの最下位桁に１を加える操作を中間部分積生成
器１１０で行わずに、以後の部分積の加算部にま
わせば、ハードウエアも増えずに高速化が可能で
ある。また、冗長加算器１３０での補正項１を加
える操作を容易にするため、中間部分積生成器１
１０において、下位桁の部分で補正（すなわち、
１を加えること）を含めて予め若干計算しておく
とよい。具体的には、中間部分積生成器１１０に
おいて、最下位１桁を計算しておき最下位から２
桁目に補正（すなわち１の加算）を行うようにす
ればよい。 このとき、リコードされた乗数の第ｊ桁bjに対
応する中間的な部分積の第ｉ桁は次の論理式によ
つて決定される。 zo+1＝bs j（b2 j・xo＋b1 j・xo）、 あるいは、 zo+1＝bs j ・（b2 j＋b1 j）・xo＋bs j・o、 ｉ＝２〜ｎに対して、 zi＝bs j（b2 j・xi-1＋b1 j・xi）、 z1＝b1 j・x1、 c2＝bs j・（b2 j＋b1 j・1） あるいは、 c2＝bs j・（b2 j＋2 j・1） ただし、c2は第２桁へ加える補正項を表し、こ
れは、加算木の部分で足し込む。なお、z1、zi、
c2は共に添字ｊを省略している。 第４図は、第１図の中間部分積生成器１１０に
における部分積の中間桁（つまり、第２桁から第
ｎ桁まで）の各桁に対応する部分を構成する回路
の一例である。同図は特にリコードされた乗数の
第ｊ桁bjに対応する中間的部分積の第２桁から第
ｎ桁の間にある第ｉ桁ziを生成する回路である。
図中、ゲート４１１はAND−NOR回路であり、
ゲート４２１は排他的NOR回路である。また、
信号bs j４０１、b2 j４０２およびb1 j４０３はリコー
ドされた乗数の第ｊ桁を表す３ビツト２値信号で
ある。ただし、ｊは０からｎ／２−１までの整数
である。信号zi４３１は中間的な部分積の第ｉ桁
を表す１ビツト２値信号である。ただし、ｉは１
からｎまで整数である。なお、z1、zo+1およびc2
を生成する回路も容易に構成できる。 次に、冗長減算器１２０について説明する。 本減算器１２０において、リコードされた乗数
の偶数桁b2kに対応する部分積から奇数桁b2k+1に
対応する部分積の減算値を冗長２進数で表現し、
減算の際、桁上げ（あるいは桁借り）の伝播をな
くしている。したがつて回路が非常に簡単に構成
できる。 冗長２進数の桁riを表２に示す２ビツト２値信
号rs i、ra iで表現すると、冗長減算器１２０におけ
る減算の第ｉ桁は以下のように決定される。
ド回路１００におけるリコードされた乗数の第ｊ
桁bjの決定は、次の論理式によつて行われる。た
だし、ｊは０からｎ／２−１までの値をとる整数
である。 (i) ｊが偶数（つまりｊ＝2k）のとき、 bs j＝y2j+2・（2j+1＋2j）、 b2 j＝y2j+2・2j+1・2j＋2j+2・y2j+1・y2j、 b1 j＝y2j+1y2j (ii) ｊが奇数（つまりｊ＝2k＋１）のとき、 bs j＝2j+2・（y2j+1＋y2j）、 b2 j＝y2j+2・2j+1・2j＋2j+2・y2j+1・y2j、 b1 j＝y2j+1y2j ただし、ｊ＝０のときは、簡単に、 bs 0＝y2、 b2 0＝y2・1、 b1 0＝y1 とできる。以上の論理式において、・は論理積
（AND）、＋は論理和（OR）、は排他的論理和
（EX−OR）、−は論理否定を表す演算子である。 第２図および第３図は、それぞれ第１図の乗数
リコード回路１００の偶数桁部および奇数桁部を
構成する回路の一例である。つまり、第２図に示
す回路はリコードされた乗数の偶数桁b2kを生成
する回路であり、第３図に示す回路はリコードさ
れた乗数の奇数桁b2k+1を生成する回路である。 第２図において、ｊは偶数（つまり2k、ただ
し、ｋは０または正整数）であり、ゲート２１１
はインバータ回路、ゲート２１２はNAND回路、
ゲート２２１はAND−NOR複合ゲート、ゲート
２２２はOR−NAND複合ゲート、ゲート２２３
は排他的OR回路である。信号y2j+2２０１、y2j+1
２０２、y2j２０３はそれぞれ乗数Ｙの第2j＋２
桁、第2j＋１桁、第2j桁を表す１ビツト２値信号
である。ただし、ｊは偶数である。また、信号bs j
２３１、b2 j２３２、b1 j２３３はリコードされた乗
数の第ｊ桁bjを表す３ビツト信号である。なお、
信号b2 jは、OR−NAND複合ゲート２２２および
インバータ回路２１１で構成される回路によつて
生成され、信号b1 jは排他的OR回路２２３によつ
て決定され、信号bs jはAND−NOR複合ゲート２
２１およびインバータ回路２１１で構成される回
路によつて決定する。 第３図は、ｊが奇数（つまり2k＋１）の場合
のリコード回路図である。同図中、ゲート２６
１，２６２，２７２および２７３は、それぞれ第
２図におけるインバータ回路２１１、NAND回
路２１２、OR−NAND複合ゲート２２２および
排他的OR回路２２３と同様であり、ゲート２６
３および２７３は、NOR回路である。また、信
号y2j+2２５１、y2j+1２５２、y2j２５３はそれぞ
れ乗数Ｙの第2j＋２桁、第2j＋１桁、第2j桁を表
す１ビツト２値信号である。ただし、ｊは奇数で
ある。さらに信号bs j２８１、b2 j２８２、b1 j２８３
はリコードされた乗数の第ｊ桁bjを表す３ビツト
信号である。なお、第３図において、信号b2 j２８
２およびb1 j２８３を決定する回路は第２図のもの
と同じであるが、信号bs j２８１はNOR回路２６
３および２７１で構成される回路によつて決定さ
れる。 次に、中間部分積生成器１１０について説明す
る。 中間的な部分積は、bjの値によつて−2X、−
Ｘ、０、Ｘ、2Xのいずれかとなる。ただし、重
み2jは省いている。また2Xは被乗数Ｘの２倍を
意味する。この被乗数Ｘの２倍は、１ビツトのシ
フトをすれば実現でき、組合せ回路で簡単に作れ
る。一方正負の符号反転は、２の補数表示するた
めに被乗数Ｘの（各桁毎に）論理否定を生成
し、そのの最下位桁に１を加えればよい。しか
し、１を加える操作を中間部分積生成器１１０で
やると、ハードウエア量が多くなるだけでなく、
部分積の生成に多くの時間を費やする。そこで、
Ｘの最下位桁に１を加える操作を中間部分積生成
器１１０で行わずに、以後の部分積の加算部にま
わせば、ハードウエアも増えずに高速化が可能で
ある。また、冗長加算器１３０での補正項１を加
える操作を容易にするため、中間部分積生成器１
１０において、下位桁の部分で補正（すなわち、
１を加えること）を含めて予め若干計算しておく
とよい。具体的には、中間部分積生成器１１０に
おいて、最下位１桁を計算しておき最下位から２
桁目に補正（すなわち１の加算）を行うようにす
ればよい。 このとき、リコードされた乗数の第ｊ桁bjに対
応する中間的な部分積の第ｉ桁は次の論理式によ
つて決定される。 zo+1＝bs j（b2 j・xo＋b1 j・xo）、 あるいは、 zo+1＝bs j ・（b2 j＋b1 j）・xo＋bs j・o、 ｉ＝２〜ｎに対して、 zi＝bs j（b2 j・xi-1＋b1 j・xi）、 z1＝b1 j・x1、 c2＝bs j・（b2 j＋b1 j・1） あるいは、 c2＝bs j・（b2 j＋2 j・1） ただし、c2は第２桁へ加える補正項を表し、こ
れは、加算木の部分で足し込む。なお、z1、zi、
c2は共に添字ｊを省略している。 第４図は、第１図の中間部分積生成器１１０に
における部分積の中間桁（つまり、第２桁から第
ｎ桁まで）の各桁に対応する部分を構成する回路
の一例である。同図は特にリコードされた乗数の
第ｊ桁bjに対応する中間的部分積の第２桁から第
ｎ桁の間にある第ｉ桁ziを生成する回路である。
図中、ゲート４１１はAND−NOR回路であり、
ゲート４２１は排他的NOR回路である。また、
信号bs j４０１、b2 j４０２およびb1 j４０３はリコー
ドされた乗数の第ｊ桁を表す３ビツト２値信号で
ある。ただし、ｊは０からｎ／２−１までの整数
である。信号zi４３１は中間的な部分積の第ｉ桁
を表す１ビツト２値信号である。ただし、ｉは１
からｎまで整数である。なお、z1、zo+1およびc2
を生成する回路も容易に構成できる。 次に、冗長減算器１２０について説明する。 本減算器１２０において、リコードされた乗数
の偶数桁b2kに対応する部分積から奇数桁b2k+1に
対応する部分積の減算値を冗長２進数で表現し、
減算の際、桁上げ（あるいは桁借り）の伝播をな
くしている。したがつて回路が非常に簡単に構成
できる。 冗長２進数の桁riを表２に示す２ビツト２値信
号rs i、ra iで表現すると、冗長減算器１２０におけ
る減算の第ｉ桁は以下のように決定される。
【表】
偶数桁b2kに対応する中間的な部分積の第ｉ桁2i
および奇数桁b2k+1に対応する中間的な部分積の
第ｉ−２桁wi-2に対して、減算値の第ｉ桁riは、 rs o+3＝o+1・zo+3， ra o+3＝wo+1zo+3 あるいは ra o+3＝o+1・zo+3＋（ｗ o+1＋zo+3）、 ｉ＝３〜ｎ＋２に対して rs i＝i・wi-2、 ra i＝ziwi-2 あるいは ra i＝i・wi-2＋（i＋wi-2） の論理式で決定される。なお、偶数桁b2kに対す
る中間的な部分積の第ｉ桁ziから奇数桁b2k+1に対
する中間的な部分積の第ｉ−２桁wi-2を減算する
のは、それらの部分積がbjが偶数の場合と奇数の
場合とで２桁（つまり、重みが22だけ）ずれてい
るためである。また、no+3、no+2は、zo+3＝zo+1、
zo+2＝zo+1と決定できる。 第５図は、第１図における冗長減算器１２０を
構成する冗長減算用回路であり、各桁ｉ毎の被減
数ziと減数wiとの減算を行う回路の一例を示す。
図中、ゲート５１１はNAND回路、ゲート５２
１はインバータ回路、ゲート５２２はOR−
NAND回路であり、信号i５０１は、偶数番目
の（つまり、b2kに対応する）中間的な部分積の
第ｉ桁ziの論理否定を表す１ビツト信号であり、
信号wi５０２は、奇数番目の（つまり、b2k+1に
対応する）中間的な部分積の第ｉ−２桁を表す１
ビツト信号である。ただし、ｉ＝１、２に対して
は減数wiが常に０となるため、被減数ziをそのま
ま減算結果とすればよい。また、ｉ＝ｎ＋３のと
きには入力信号の被減数ziと減数wiとを入れ換え
ることによつて、第５図の減算用回路を使用でき
る。さらに、信号rs i５３１およびrs i５３２は減算
値、つまり乗数４ビツト当りの部分積（すなわ
ち、冗長２進数）の第ｉ桁riを表す２ビツト２値
信号である。なお、第５図の回路の代りに、２入
力NOR回路と排他的NOR回路によつて減算用回
路を容易に構成できることは自明である。ここ
で、第５図における中間的な部分積の桁ziの論理
否定i５０１は、第４図における排他的NOR回
路４２１を排他的OR回路で置き替えることによ
り、ゲート段数を増すことなく、容易に得られ
る。 また、偶数番目の（つまり、b2kに対応する）
中間的部分積の補正項の足し込みは、前記冗長減
算を行う際に計算しておくと、加算木での足し込
みが非常に容易になる。つまり、偶数番目の中間
的な部分積の第２桁z2とその補正項c2との加算は
次の論理式で決定される。中間的な部分積の第２
桁は rs 2＝０、 ra 2＝x2c2 となり、および、第３桁への補正項（つまり桁上
げ）t3は ts 3＝０、 ta 3＝x2・c2 となる。この補正項t3および奇数番目の中間的な
部分積の第２桁への補正項−c2は加算木で容易に
足し込むことができる。ただし、奇数番目の中間
的な部分積は偶数番目のものから減算するため、
その補正項はc2ではなく、−c2となる。 最後に加算木を構成する冗長加算器１３０につ
いて説明する。 冗長加算器１３０における桁上げの伝播が高々
１桁となる加算規則を第３表に示す。
および奇数桁b2k+1に対応する中間的な部分積の
第ｉ−２桁wi-2に対して、減算値の第ｉ桁riは、 rs o+3＝o+1・zo+3， ra o+3＝wo+1zo+3 あるいは ra o+3＝o+1・zo+3＋（ｗ o+1＋zo+3）、 ｉ＝３〜ｎ＋２に対して rs i＝i・wi-2、 ra i＝ziwi-2 あるいは ra i＝i・wi-2＋（i＋wi-2） の論理式で決定される。なお、偶数桁b2kに対す
る中間的な部分積の第ｉ桁ziから奇数桁b2k+1に対
する中間的な部分積の第ｉ−２桁wi-2を減算する
のは、それらの部分積がbjが偶数の場合と奇数の
場合とで２桁（つまり、重みが22だけ）ずれてい
るためである。また、no+3、no+2は、zo+3＝zo+1、
zo+2＝zo+1と決定できる。 第５図は、第１図における冗長減算器１２０を
構成する冗長減算用回路であり、各桁ｉ毎の被減
数ziと減数wiとの減算を行う回路の一例を示す。
図中、ゲート５１１はNAND回路、ゲート５２
１はインバータ回路、ゲート５２２はOR−
NAND回路であり、信号i５０１は、偶数番目
の（つまり、b2kに対応する）中間的な部分積の
第ｉ桁ziの論理否定を表す１ビツト信号であり、
信号wi５０２は、奇数番目の（つまり、b2k+1に
対応する）中間的な部分積の第ｉ−２桁を表す１
ビツト信号である。ただし、ｉ＝１、２に対して
は減数wiが常に０となるため、被減数ziをそのま
ま減算結果とすればよい。また、ｉ＝ｎ＋３のと
きには入力信号の被減数ziと減数wiとを入れ換え
ることによつて、第５図の減算用回路を使用でき
る。さらに、信号rs i５３１およびrs i５３２は減算
値、つまり乗数４ビツト当りの部分積（すなわ
ち、冗長２進数）の第ｉ桁riを表す２ビツト２値
信号である。なお、第５図の回路の代りに、２入
力NOR回路と排他的NOR回路によつて減算用回
路を容易に構成できることは自明である。ここ
で、第５図における中間的な部分積の桁ziの論理
否定i５０１は、第４図における排他的NOR回
路４２１を排他的OR回路で置き替えることによ
り、ゲート段数を増すことなく、容易に得られ
る。 また、偶数番目の（つまり、b2kに対応する）
中間的部分積の補正項の足し込みは、前記冗長減
算を行う際に計算しておくと、加算木での足し込
みが非常に容易になる。つまり、偶数番目の中間
的な部分積の第２桁z2とその補正項c2との加算は
次の論理式で決定される。中間的な部分積の第２
桁は rs 2＝０、 ra 2＝x2c2 となり、および、第３桁への補正項（つまり桁上
げ）t3は ts 3＝０、 ta 3＝x2・c2 となる。この補正項t3および奇数番目の中間的な
部分積の第２桁への補正項−c2は加算木で容易に
足し込むことができる。ただし、奇数番目の中間
的な部分積は偶数番目のものから減算するため、
その補正項はc2ではなく、−c2となる。 最後に加算木を構成する冗長加算器１３０につ
いて説明する。 冗長加算器１３０における桁上げの伝播が高々
１桁となる加算規則を第３表に示す。
【表】
【表】
このとき、被加数の第ｉ桁xiと加数の第ｉ桁yi
との組合せ状態を表す信号piを pi＝s i＋s i で導入し、このpiを用いて表３の中間桁上げciお
よび中間和siに以下の算術式 ui＝pi-1＋si、 vi＝pi−ci で関係づけられる変数ui、viおよび中間和siの絶
対値sa iは、それぞれ、 sa i＝xa iya i、 ui＝sa ipi-1、 vi＝（a i＋pi-1）・（xs i・ys i＋a i＋a i） の論理式で決定できる。また最終和ziは zs i＝i・vi-1、 za i＝uivi-1 の論理式で表わされる２ビツト信号zs i、za iで与え
られる。 第６図は、第１図における冗長加算器１３０の
一例を示す回路図である。 図中、ゲート３１１はNOR回路、ゲート３１
２，３５１はNAND回路、ゲート３１３は排他
的OR回路、ゲート３３２は排他的NOR回路、ゲ
ート３５２はインバータ回路、ゲート３３１は
AND−NOR複合ゲート、ゲート３５２はOR−
NAND複合ゲートである。 また、信号xs i３０１およびxa i３０２は被加数で
ある冗長２進数の第ｉ桁xiを表す２ビツト信号、
ys i３０３およびya i３０４は加数である冗長２進数
の第ｉ行ya iを表す２ビツト信号、１ビツト信号３
２１は第ｉ桁における前記被加数と加数の状態信
号piを表し、１ビツト信号３２３は第ｉ−１桁に
おける前記被加数と加数の状態信号pi-1を表し、
１ビツト信号３２２は第ｉ桁における中間和の絶
対値を表す信号sa iである。信号３４１は第ｉ桁に
おける前記中間桁上げに関係する信号viであり、
信号３４３は第ｉ−１桁からの前記中間桁上げに
関係する信号vi-1であり、信号３４２は第ｉ桁に
おける前記中間和に関係する信号uiの論理否定信
号iである。出力信号zs i３６１およびza i３６２は
前記最終和の第ｉ桁ziを表す２ビツト信号であ
る。 以上の第２図〜第６図に示した回路図におい
て、図中の排他的OR回路はインバータとの種々
の組合せによつて排他的NOR回路に置き換えた
り、NAND回路をインバータと組合せてNOR回
路に置き換えたり、複合ゲートや排他的OR回路
等をNAND回路、NOR回路あるいはインバータ
の組合せで構成したり、あるいは、それらの逆を
容易に行い得ることは既知である。 なお、本実施例はCMOS回路を意識した２値
論理で実現したが、他のテクノロジ（例えば、
NMOS、ECL、TTL、IIL等）あるいは多値論
理を利用しても容易に実現できる。 本実施例では冗長２進加算木を利用した乗算器
について説明したが、本発明はWallace木を用い
た乗算器あるいは配列型乗算器等へも容易に適用
できる。 本実施例によれば、簡単な構成の冗長減算用回
路を付加することにより、部分積の数を従来の
Boothの方法による場合に較べて約半数にできる
ので、例えば冗長２進加算木を用いた乗算器では
加算木の段数が一段減るため、実行に要する遅延
において２〜３ゲート段短縮され、素子数におい
て約４割程度削減できる等の効果がある。 発明の効果 本発明によれば、乗数リコード方法を２種類設
け、簡単な回路構成の減算用回路を付加すること
により、部分積の個数を大幅に削減できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のLSI化が容易かつ経済的にな
る、 等の効果がある。
との組合せ状態を表す信号piを pi＝s i＋s i で導入し、このpiを用いて表３の中間桁上げciお
よび中間和siに以下の算術式 ui＝pi-1＋si、 vi＝pi−ci で関係づけられる変数ui、viおよび中間和siの絶
対値sa iは、それぞれ、 sa i＝xa iya i、 ui＝sa ipi-1、 vi＝（a i＋pi-1）・（xs i・ys i＋a i＋a i） の論理式で決定できる。また最終和ziは zs i＝i・vi-1、 za i＝uivi-1 の論理式で表わされる２ビツト信号zs i、za iで与え
られる。 第６図は、第１図における冗長加算器１３０の
一例を示す回路図である。 図中、ゲート３１１はNOR回路、ゲート３１
２，３５１はNAND回路、ゲート３１３は排他
的OR回路、ゲート３３２は排他的NOR回路、ゲ
ート３５２はインバータ回路、ゲート３３１は
AND−NOR複合ゲート、ゲート３５２はOR−
NAND複合ゲートである。 また、信号xs i３０１およびxa i３０２は被加数で
ある冗長２進数の第ｉ桁xiを表す２ビツト信号、
ys i３０３およびya i３０４は加数である冗長２進数
の第ｉ行ya iを表す２ビツト信号、１ビツト信号３
２１は第ｉ桁における前記被加数と加数の状態信
号piを表し、１ビツト信号３２３は第ｉ−１桁に
おける前記被加数と加数の状態信号pi-1を表し、
１ビツト信号３２２は第ｉ桁における中間和の絶
対値を表す信号sa iである。信号３４１は第ｉ桁に
おける前記中間桁上げに関係する信号viであり、
信号３４３は第ｉ−１桁からの前記中間桁上げに
関係する信号vi-1であり、信号３４２は第ｉ桁に
おける前記中間和に関係する信号uiの論理否定信
号iである。出力信号zs i３６１およびza i３６２は
前記最終和の第ｉ桁ziを表す２ビツト信号であ
る。 以上の第２図〜第６図に示した回路図におい
て、図中の排他的OR回路はインバータとの種々
の組合せによつて排他的NOR回路に置き換えた
り、NAND回路をインバータと組合せてNOR回
路に置き換えたり、複合ゲートや排他的OR回路
等をNAND回路、NOR回路あるいはインバータ
の組合せで構成したり、あるいは、それらの逆を
容易に行い得ることは既知である。 なお、本実施例はCMOS回路を意識した２値
論理で実現したが、他のテクノロジ（例えば、
NMOS、ECL、TTL、IIL等）あるいは多値論
理を利用しても容易に実現できる。 本実施例では冗長２進加算木を利用した乗算器
について説明したが、本発明はWallace木を用い
た乗算器あるいは配列型乗算器等へも容易に適用
できる。 本実施例によれば、簡単な構成の冗長減算用回
路を付加することにより、部分積の数を従来の
Boothの方法による場合に較べて約半数にできる
ので、例えば冗長２進加算木を用いた乗算器では
加算木の段数が一段減るため、実行に要する遅延
において２〜３ゲート段短縮され、素子数におい
て約４割程度削減できる等の効果がある。 発明の効果 本発明によれば、乗数リコード方法を２種類設
け、簡単な回路構成の減算用回路を付加すること
により、部分積の個数を大幅に削減できるので、 (1) 演算処理装置の素子数が削減でき、 (2) 演算処理装置の高速化が図れ、 (3) 回路構成を比較的簡単化でき、 (4) 演算処理装置のLSI化が容易かつ経済的にな
る、 等の効果がある。
第１図は本発明の一実施例を適用した乗算器の
構成図、第２図、第３図は乗数リコード回路の偶
数部、奇数部をそれぞれ構成する回路の回路図、
第４図は中間部分積生成器を構成する回路の回路
図、第５図は冗長減算器を構成する回路の回路
図、第６図は冗長加算器を構成する加算用セルを
示す回路図である。 １００……乗数リコード回路、１１０……中間
部分積生成器、１２０……冗長減算器、１３０…
…冗長加算器、１４０…冗長２進・２進変換器。
構成図、第２図、第３図は乗数リコード回路の偶
数部、奇数部をそれぞれ構成する回路の回路図、
第４図は中間部分積生成器を構成する回路の回路
図、第５図は冗長減算器を構成する回路の回路
図、第６図は冗長加算器を構成する加算用セルを
示す回路図である。 １００……乗数リコード回路、１１０……中間
部分積生成器、１２０……冗長減算器、１３０…
…冗長加算器、１４０…冗長２進・２進変換器。
Claims (1)
- 【特許請求の範囲】 １ 乗数と被乗数とを入力して積を生成する乗算
手段を備え、 前記乗算手段が、 (a) 前記乗数の複数桁と前記被乗数とから、第１
グループの中間部分積を生成する第１の中間部
分積生成手段と、 (b) 前記第１の中間部分積生成手段とは生成方法
が異なり、前記乗数の複数桁と前記被乗数とか
ら、第２グループの中間部分積を生成する第２
の中間部分積生成手段と、 (c) 前記第１グループの中間部分積と第２グルー
プの中間部分積とから、符号付デイジツト表現
の部分積を生成する部分積生成手段とを有する
ことを特徴とする演算処理装置。 ２ 第１の中間部分積生成手段の個数と第２の中
間部分積生成手段の個数がほぼ等しいことを特徴
とする特許請求の範囲第１項の演算処理装置。 ３ 第２の中間部分積生成手段は、第１の中間部
分積生成手段によつて生成されたものと正負の符
号が反対となるような方法で生成し、 部分積生成手段が第１グループの中間部分積と
第２グループの中間部分積との減算によつて、符
号付デイジイト表現の部分積を生成する減算手段
から構成されることを特徴とする特許請求の範囲
第１項または第２項に記載の演算処理装置。 ４ 第１の中間部分積生成手段は、乗数の３桁
y2j、y2j+1、y2j+2と被乗数Ｘとから、算術式Zj＝
（y2j＋y2j+1−y2j+2）・Ｘによつて決定される第１
グループの中間部分積Zjを生成し、 第２の中間部分積生成手段は、前記乗数の別の
３桁y2j、y2j+1、y2j+2と被乗数Ｘとから、算術式
Wj＝−（y2j＋y2j+1−y2j+2）・Ｘによつて決定され
る第２グループの中間部分積Wjを生成し、 部分積生成手段が、第１グループの中間部分積
Zjの各桁から、第２グループの中間部分積Wjの
対応する各桁をそれぞれ減算して、符号付デイジ
イト数を生成する減算手段を含むことを特徴とす
る特許請求の範囲第３項に記載の演算処理装置。 ５ 第１の中間部分積生成手段が、 (a) 乗数の複数桁をリコードして、符号付デイジ
ツト数にリコードされた乗数の第１グループの
桁を生成する第１グループのリコード手段と、 (b) 該リコードされた乗数の第１グループの桁と
被乗数とから、それらの積によつて第１グルー
プの中間部分積を生成する中間部分積生成手段
とを有し、 第２の中間部分積生成手段が、 (c) 前記乗数の複数桁を第１グループのリコード
手段によつてリコードされたものと正負の符号
が反対となるような方法でリコードして、符号
付デイジツト数にリコードされた乗数の第２グ
ループの桁を生成する第２グループのリコード
手段と、 (d) 該前記リコードされた乗数の第２グループの
桁と前記被乗数とから、それらの積によつて第
２グループの中間部分積を生成する中間部分積
生成手段とを有することを特徴とする特許請求
の範囲第３項に記載の演算処理装置。 ６ 第１および第２の中間部分積生成手段の出力
である第１グループおよび第２グループの中間部
分積の各１桁が１ビツトで表せることを特徴とす
る特許請求の範囲第１項または第２項に記載の演
算処理装置。 ７ さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
を有することを特徴とする特許請求の範囲第１項
または第２項に記載の演算処理装置。 ８ さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
と、 符号付デイジツト表現の積を２進数に変換する
２進変換手段とを有することを特徴とする特許請
求の範囲第１項または第２項に記載の演算処理装
置。 ９ さらに、複数個の部分積を加算して符号付デ
イジツト表現の積または部分積を求める加算手段
を有し、 第１グループあるいは第２グループの中間部分
積が負値であるとき、 第１あるいは第２の中間部分積生成手段は、被
乗数または被乗数の倍数のいずれかの各桁を論理
否定して求められる２進数を出力し、 部分積生成手段あるいは加算手段は、前記被乗
数の倍数の最下位桁への１の加算または１の減算
に相当する補正項を一方の入力の１桁にすること
を特徴とする特許請求の範囲第１項または第２項
に記載の演算処理装置。 １０ 第１グループの桁が偶数桁であり、第１グ
ループのリコード手段が偶数桁リコード手段であ
り、第１グループの中間部分積が偶数番目の中間
部分積であり、および第２グループの桁が奇数桁
であり、第２グループのリコード手段が奇数桁リ
コード手段であり、第２グループの中間部分積が
奇数番目の中間部分積であることを特徴とする特
許請求の範囲第５項記載の演算処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216592A JPS6371729A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置 |
| US07/074,971 US4864528A (en) | 1986-07-18 | 1987-07-17 | Arithmetic processor and multiplier using redundant signed digit arithmetic |
| US07/086,967 US4866657A (en) | 1986-07-18 | 1987-08-18 | Adder circuitry utilizing redundant signed digit operands |
| US03/239,243 US5031136A (en) | 1986-06-27 | 1990-05-07 | Signed-digit arithmetic processing units with binary operands |
| US07/599,275 US5153847A (en) | 1986-06-27 | 1990-10-16 | Arithmetic processor using signed digit representation of internal operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216592A JPS6371729A (ja) | 1986-09-12 | 1986-09-12 | 演算処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112842A Division JPH07122847B2 (ja) | 1993-05-14 | 1993-05-14 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6371729A JPS6371729A (ja) | 1988-04-01 |
| JPH0582609B2 true JPH0582609B2 (ja) | 1993-11-19 |
Family
ID=16690832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216592A Granted JPS6371729A (ja) | 1986-06-27 | 1986-09-12 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371729A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410325A (en) * | 1987-07-03 | 1989-01-13 | Matsushita Graphic Communic | Binary multiplication device |
| JP2606326B2 (ja) * | 1988-10-25 | 1997-04-30 | 日本電気株式会社 | 乗算器 |
-
1986
- 1986-09-12 JP JP61216592A patent/JPS6371729A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6371729A (ja) | 1988-04-01 |
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