JPS6371729A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部演算に乗
算を具え、ＬＳＩ化に好適な高速演算処理装置に関する
。

従来の技術 従来、高速乗算器については、電子通信学会論文誌、　
ＶｏｌＪ６６−Ｄ、　４６　（１９８３年）第６８３頁
から第６９０頁に冗長２進加算木を用いた２進乗算器が
論じられている。この冗長２進加算木を用いた乗算器で
は、内部計算に各桁がド１．ｏ、１１の要素である冗長
２進表現（一種の符号付きディジット表現）を利用して
いる。ｎビット乗算では、ｎ個のｎビット部分積を冗長
２進数とみなして２つずつ２分本状に冗長２進数体系で
加え合せていき、最後に冗長２進表現で求まった積を通
常の２進表現に変換する。冗長２進数体系では、２数の
加算を桁上げの伝搬なしに演算数の桁数に無関係な一定
時間で行える。従って、冗長２進加算木を用いた乗算器
では、ｎビット乗算を計算時間０（ｌｏｇｎ）で高速に
行える。計算速度は、Ｗａｌｌａｃｅ木を用いた高速乗
算器と同程度であり、従来の配列型乗算器に較べかなり
高速である。また、回路構造は配列型乗算器と同様に規
則正しく　、Ｗａｌｌａｃｅ木を用いた乗算器よシレイ
アウトが容易である。

さらに、この乗算器では、２ピツ）　Ｂｏｏｔｈの方法
の適用によりハードウェア量が削減できる。２ビツトＢ
ｏｏｔｈ　　の方法では、乗数を４進符号付きディジッ
ト数（各桁が１−２、−１．０，１．２１の要素である
４進数）にリコードすることにより部分積の数を約半分
にし、計算の高速化とハードウェア量の削減が行える。

このとき、部分積の生成において、被乗数の２倍と正負
の反転が必要である。２倍は１ビツトの左シフトにより
行える。

正負の反転は、２の補数をとることによって行ったり、
あるいは、冗長２進数の正負の反転が各桁毎の正負の反
転によって行えることを利用し、被乗数で１になってい
る桁を−１にすることにより行っている。

発明が解決しようとする問題点 上記従来技術では、部分積の生成は容易であるが、部分
積の各桁が正（つまり１）にも負（つまり−１）にも成
り得るため、加算木の全段を同一の一般的な冗長２進加
算用セルで構成する必要があった。これは、前記冗長２
進加算用セル個々のハードウェア量が多い（約５０）ラ
ンジスタ程度）ことを考慮すると、素子数の削減２回路
構成の簡単化等の実用化面についてあまり配慮されてお
らず、組合せ回路として実現する場合、演算数の桁数が
大きくなると素子数が膨大かつ回路構成が複雑となり、
演算処理装置を１ＬｓＩチツプに実装することが難しく
なる等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、乗
算器を規則正しい回路構造で、かつ素子数の少ない組合
せ回路として実現し、内部加減算における桁上げ値の伝
播を防止すると共に回路構成を簡単化することによって
ＬＳＩチップに実装が容易である高速な演算処理装置を
提供することにある。

問題点を解決するための手段 上記目的は、乗算処理において、乗数を２桁ずつのグル
ープに分割し、■　これらのグループの半数に対し、各
グループ毎に乗数をリコードする第１のリコード手段と
、■　それらのグループの残りの半数に対し、各グルー
プ毎に乗数を前記第１のリコード手段とは正負（つまり
、符号）が反転するようにリコードする第２のリコード
手段と、■　前記第１あるいは第２のリコード手段によ
ってリコードされた乗数の桁と被乗数とから部分積を生
成する部分積生成手段とを有し、各部分積を生成する際
に、まず、前記第１のリコード手段によってリコードさ
れた乗数の桁から生成された第１の部分積と、前記第２
のリコード手段によってリコードされた乗数の桁から生
成された第２の部分積とを減算し、各桁が負、０．正の
いずれかの値である符号付きディジット表現数の形で部
分積（の和）つまり乗数４桁分の部分積を求めることに
より達成される。

作　　用 まず、前記第１のリコード手段および前記第２のリコー
ド手段を利用し、前記部分積生成手段によって中間的な
第１の部分積および第２の部分積をそれぞれ生成する。

次に、これらの中間的な第１の部分積と第２の部分積と
を減算して、符号付きディジット表現数の形で部分積を
生成できる。

この第１の部分積と第２の部分積との減算では第１およ
び第２の部分積が共に非負であるため、冗長減算（つま
り、減算結果を符号付きディジット表現数で冗長性を持
たせて表す減算）において桁上げ（または桁借り）が全
く生じず、この減算回路を非常に簡単な回路構成にする
ことが可能である。したがって、簡単な構成の回路を付
加することにより、部分積の数を（２ピツ）　Ｂｏｏｔ
ｈの方法を適用した場合に較べて）はぼ半数に減らせる
ので、ハードウェア量を大幅に削減できる◇また、部分
積の加算には、符号付きディジット表現体系における加
算器を用いた加算木を使用することができ、乗算におけ
る遅延時間（つまり実行時間）が短縮される。

実施例 以下、本発明の一実施例を図面により説明する。

第１図は、本発明を適用した乗算器の一実施例の構成図
である。

乗数リコード回路１００は、２ビツトＢｏｏ　ｔ　ｈの
方法を改良した方法を用いて乗数を各桁が（−２゜−１
，０，１，２）のいずれかの値である４進符号付きディ
ジット数にリコードする回路である。

中間部分積生成器１１０は、乗数リコーダ１００でリコ
ードされた乗数の桁と被乗数とからこれらの積を求め、
中間的な部分積を生成する回路であるＱ 冗長減算器１２０は、偶数つまり２に番目（ただし、０
も含む。）の中間部分積生成器１１０で生成された部分
積（ただし、各桁が非負である。）から、その隣の奇数
つまり２に＋１番目の中間部分積生成器ｆｆｏで生成さ
れた部分積（ただし、各桁が非負である。）を減算し、
その差を各桁がｆ’＋ｏ＋１）のいずれかの値である冗
長２進数の形式で出力する回路である。

冗長加算器１３０は、加算器を構成しており、一般の冗
長２進数同士の冗長２進体系での加算を行う回路である
。

冗長２進・２進変換器１４０は、積として求１つだ冗長
２進数を２進数に変換する回路であり。

桁上げ先見加算器等で容易に実現できる。

次に乗数リコード回路１００について説明する。

２の補数表示形式の時、乗数Ｙは、算術式Ｙ＝−７ｎ・
２ｎ−１＋Σ　７ｉ・２ｌ−１ｉ＝１ で表せる。ただし、ｙｎは符号ビット、ｙｎ−１゜・・
・・・・、ｙｌは数値部である◎今簡単のためＹの長さ
ｎが偶数とすると、 Ｙ−″’３ニー’　（ｙ２１・７２ｔ。１−２３’２ｉ
。２）・２２ｉ１＝０ ４に ＝にと。ｆ（７４ｋ”３’４に＋１−２７４に＋２）２
（２７４に＋４７４に＋ｓ　ｙ４１ｃ＋、；）・２４　
ｋ　”　２　）と表せる。ただし、ｙ０＝０である◇こ
のとき被乗数Ｘに対して、乗算ｘ−Ｙは、算術式 ％式％） で表せる。つまり、中間的な部分積は、ｊが偶数（０も
含む。）の場合には、 （ｙ２ｊ＋ｙ２Ｊ＋１７ｙ２ｊ＋２）ｘ０２′であり、
ｔが奇数の場合には、 （２７２ｊ＋２−７２７＋１　”２ρ・Ｘ・２ｚｊであ
る◎最終的な部分積は、前記ｊが偶数の場合の中間的な
部分積と、ｊが奇数の場合の中間的な部分積との減算で
求まる。したがって、乗数リコード回路１０ｏでは、ｊ
が偶数の場合には、算術式 ％式％） ｊが奇数の場合には、算術式 す、″（２７２７＋２　ｙ２ｊ＋１７２．）によって、
乗数を各桁ｂ）が（−２、−１，０，１，２）のいずれ
かである４進符号付きディジット数にリコードする。

第２図、第３図に乗数リコード回路１００を構成する回
路（つまりセル）について説明する。

まず、リコードされた乗数（つまり４進符号付きディジ
ット数）の２値信号化の一例を以下に示すＯ リコードされた乗数の桁す、を表１に示す３ビット２値
信号ｂ　ｓ　、ｂ　ｊ、ｂ　＋　　で表現する。

表　　　　１ 以上のように２値信号化を行うと、乗数リコード回路１
ｏＯにおけるリコードされた乗数の第１桁す、の決定は
、次の論理式によって行われる。

ただし、Ｊは０からｎ／２−ｆまでの値念とる整数であ
る。

（Ｏｊが偶数（つまりｊ＝２ｋ）のとき１１．＝ア　　
　、（ｙ　　　　＋ｙ、）。

Ｊ　　２ｊ＋２　２ｊ＋１２】 ｂ】＝ｙ２５＋２°’２ｊ＋１°７２］＋ｙ２ｊ＋２゛
ｙ２５・１°耐・ｂｊ＝’２ｉ。１■ｙ２１ （ｉｔ）　　ｉが奇数（つまり１．２に＋１）のとき、
ｂｉ　＝ｙ２　ｉ　＋２°（ｙ２１＋１＋ｙ２１）・ｂ
ｉ　”　’２　ｊ　＋２°ｙ２ｊ＠°ｙ！１＋ｙ２ｊ・
２°ｙ２１＋１°ｙ２ｊ・’１＝ｙ２ｊ＋１■７２ま ただし、ｊ＝ｏのときは、簡単に、 ｂ＝ｙ。

ｂ　　＝ｙ　　”ｙ　　。

ｂ　　＝ｙ とできる。以上の論理式において、・は論理積（ＡＮＤ
）、＋は論理和（ＯＲ）、■は排他的論理和（Ｅｘ−Ｏ
Ｒ）、−は論理否定を表す演算子である０ 第２図および第３図は、それぞれ第１図の乗数リコード
回路１００の偶数桁部および奇数桁部を構成する回路の
一例である。つまり、第２図に示す回路はリコードされ
た乗数の偶数桁ｂ２ｋを生成する回路であり、第３図に
示す回路はリコードされた乗数の奇数桁ｂ２に＋１を生
成する回路である。

第２図において、鵞は偶数（つまり２に、ただし、ｋは
０または正整数）であシ、ゲート２１１はインバータ回
路、ゲート２１２はＮＡＮＤ回路、ゲート２２１はＡＮ
Ｄ−ＮＯＲ複合ゲート、ゲート２２２は０Ｒ−ＮＡＮＤ
複合ゲート、ゲート２２３は排他的ＯＲ回路である。信
号ｙ２ｊ＋２２０”　’２ｊ＋１２０２　ｐ　’７２ｊ
２０３はそれぞれ乗数Ｙの第２５＋２桁、第２ｊ＋１桁
、第２ｊ桁を表す１ビツト２値信号である。ただし、ｊ
は偶数である。また、信号す、２３１．ｂ、２３２、ｂ
。

】）】 ２３３はリコードされた乗数の第１桁す、を表す３ビッ
ト信号である。なお、信号す、は、０Ｒ−ＮＡＮＤ複合
ゲート２２２およびインバータ回路２１１で構成される
回路によって生成され、信号ｂ、は排他的ＯＲ回路２２
３によって決定され１、　Ｊ 信号す、はＡＮＤ−ＮＯＲ複合ゲート２２１およ】 びインバータ回路２１１で構成される回路によって決定
する。

第３図は、ｉが奇数（つまり２に＋１）の場合のリコー
ド回路図である◇同図中、ゲート２６１゜２６２．２７
２および２７３は、それぞれ第２図におけるインバータ
回路２１１、ＮＡＮＤ回路２１２．０Ｒ−ＮＡＮＤ複合
ゲート２２２および排他的ＯＲ回路２２３と同様であり
、ゲート２６３および２７３は、ＮＯＲ回路である。ま
た、信号ブ２ｊ＋２２５１　　、ｙ２ｊ＋１２５２　　
、ｙ２１　２５３はそれぞれ乗数Ｙの第２１＋２桁、第
２１＋１桁。

第２ｊ桁を表す１ビツト２値信号である。ただし、桁す
、を表す３ビット信号である。なお、第３図において、
信号す、２８２およびす、２８３を決】 定する回路は第２図のものと同じであるが、信号ｂ　７
２８１　Ｂ　Ｎ　ＯＲ回路２８３オヨＤ　２７’　ｆ　
構成される回路によって決定される。

次に、中間部分積生成器ｊ１０について説明するＯ 中間的な部分積は、ｂ、の値によって一２Ｘ。

−Ｘ、Ｏ，Ｘ、２Ｘのいずれかとなる。ただし、重み２
ｊ　は省いている。また２ｘは被乗数Ｘの２倍を意味す
る。この被乗数Ｘの２倍は、１ビツトのシフトをすれば
実現でき、組合せ回路で簡単に作れる◇一方正正負符号
反転は、２の補数表示するために被乗数Ｘの（各桁毎に
）論理否定Ｘを生成し、そのＸの最下位桁に１を加えれ
ばよい。しかし、１を加える操作を中間部分積生成器１
１０でやると、ハードウェア量が多くなるだけでなく、
部分積の生成に多くの時間を費やする。そこで、Ｘの最
下位桁に１を加える操作を中間部分積生成器１１０で行
わずに、以後の部分積の加算部にまわせば、ハードウェ
アも増えずに高速化が可能である。また、冗長加算器１
３０での補正項１を加える操作を容易にするため、中間
部分積生成器１１０において、下位・桁の部分で補正（
すなわち、１を加えること）を含めて予め若干計算して
おくとよい◇具体的には、中間部分積生成器１１０にお
いて、最下位１桁を計算しておき最下位から２桁目に補
正（すなわち１の加算）を行うようにすればよい。

このとき、リコードされた乗数の第１桁す、に対応する
中間的な部分積の第１桁は次の論理式によって決定され
る。。

ｚｎ＋１＝ｂ１■（ｂ、−ｘ、＋ｌ）ｊ、ｘ、）。

あるいは、 １＝２〜ｎに対して、 ｚ１＝１ｇＱ＋（ｂ、−ｘｉ−１＋ｂ、−ｘ、）。

ｚ＝ｂ、・Ｉ　。

１］１ ｃ　　＝ｂ、−（ｂ、＋ｂ、−ｘ ２］　　　））１ あるいは、 ｃ　＝ｂ〒・（ｂそ＋７・ｉ） ２］　　　））ま ただし、Ｃ２は第２桁へ加える補正項を表し、これは、
加算水の部分で足し込む０なお、Ｚ　Ｉ　Ｔ　Ｚ　Ｌ　
＃Ｃ２は共に添字ｊを省略しているＱ 第４図は、第１図の中間部分積生成器１１０ににおける
部分積の中間桁（つまり、第２桁から第３桁まで）の各
桁に対応する部分を構成する回路の一例である。同図は
特にリコードされた乗数の第ｊ桁ｂｊに対応する中間的
部分積の第２桁から第３桁の間にある第ｉ桁Ｚｉを生成
する回路である。図中、ゲート４１１はＡＮＤ−ＮＯＲ
回路であり、ゲート４２１は排他的ＮＯＲ回路である。

また、信号す、４０１　、ｂ、４０２およびす。

】 ４０３はリコードされた乗数の第１桁を表す３ビツト２
値信号である。ただし、１は０からｎ／２−１までの整
数である。信号ｚ１４３１は中間的な部分積の第１桁を
表す１ビツト２値信号である。ただし、ｉは１からｎま
で整数である。なお、Ｚｌ。

Ｚ　　およびＣ２を生成する回路も容易に構成でｎ＋１ きるＯ 次に、冗長減算器１２０について説明する。

本減算器１２０において、リコードされた乗数の偶数桁
ｂ２ｋ　に対応する部分積から奇数桁ｂ２に＋１に対応
する部分積の減算値を冗長２進数で表現し、減算の際、
桁上げ（あるいは桁借り）の伝播をなくしている。した
がって回路が非常に簡単に構成できる。

冗長２進数の桁ｒｉを表２に示す２ビツト２値信号ｒ、
、ｒ、　　で表現すると、冗長減算器１２０における減
算の第１桁は以下のように決定される。

表　　　２ 偶数桁ｂ２ｋ　に対応する中間的な部分積の第１桁２．
および奇数桁ｂ２に＋１に対応する中間的な部分積の第
ｉ　−２桁Ｗｘ　　２に対して、減算値の第ｉ桁ｒ１は
・ ｒｎ＋３−６ｎ＋１°２ｎ＋３・ へ＋３＝Ｗｎ＋１■”ｎ＋３ あるいは ｉ＝３〜ｎ＋２に対して ｒ、＝ｚｉ″ｗｉ−２・ ｒｉ＝”ｉ■７１−２ あるいは ｒ？＝ｚ、ｅｗ、−２＋（ｚ、＋ｗｉ−２）の論理式で
決定される。なお、偶数桁ｂ２ｋに対する中間的な部分
積の第１桁２．から奇数桁ｂ２に＋１に対する中間的な
部分積の第ｉ　−２桁Ｗｉ−２を減算するのは、それら
の部分積がｂｌが偶数の場合と奇数の場合とで２桁（つ
まり、重みが２　だけ）ずれているためである。また、
２ユ＋３＋”ｎ＋２は、ｎ＋３　　ｎ＋１・　！ｌ＋２
　１１１＋１と決定できる・第５図は、第１図における
冗長減算器１２０を構成する冗長減算用回路であり、各
桁１毎の被減数Ｚ１と減数Ｗ、との減算を行う回路の一
例を示す。図中、ゲート６１１はＮＡＮＤ回路、ゲート
５２１はインバータ回路、ゲ−）６２２１ｄＯＲ−ＮＡ
ＮＤ回路であり、信号ｚ、５０１は、偶数番目の（つま
り、ｂ２ｋ　に対応する）中間的な部分積の第１桁Ｘ１
の論理否定を表す１ビット信号であり、信号Ｗｉ６０２
は、奇数番目の（つまり、ｂ２に＋１に対応する）中間
的な部分積の第１−２桁を表す１ビット信号である。た
だし、１＝＝１゜２に対しては減数Ｗ、が常に０となる
ため、被減数Ｚｉをそのまま減算結果とすればよい。ま
た、ｉ＝ｎ＋３のときには入力信号の被減数Ｚｉ　と減
数Ｗｉ　とを入れ換えることによって、第６図の減算用
回路を使用できる。さらに、信号ｒ　ｓ　５３１および
！、５３２は減算値、つまり乗数４ビツト当シの部分積
（すなわち、冗長２進数）の第ｉ桁ｒｉを表す２ビツト
２値信号である。なお、第６図の回路の代りに、２人力
ＮＯＲ回路と排他的ＮＯＲ回路によって減算用回路を容
易に構成できることは自明である。ここで、第５図にお
ける中間的な部分積の桁ｚ１の論理否定”ｉ　ｓ。１は
、第４図における排他的ＮＯＲ回路４２１を排他的ＯＲ
回路で置き替えることにより、ゲート段数を増すことな
く、容易に得られる。

また、偶数番目の（つまり、ｂ２ｋ　に対応する）中間
的部分積の補正項の足し込みは、前記冗長減算を行う際
に計算しておくと、加算器での足し込みが非常に容易に
なる。つまり、偶数番目の中間的な部分積の第２桁２　
とその補正項Ｃ２との加算は次の論理式で決定される。

中間的な部分積の第２桁は ｒ＝０゜ ｒ　　＝Ｘ■Ｃ となり、および、第３桁への補正項（つまり桁上げ）ｔ
３は ｔ　　＝０　。

ｔ＝ｘａｃ となる。この補正項ｔ３および奇数番目の中間的な部分
積の第２桁への補正項−Ｃ２は加算器で容易に足し込む
ことができる。ただし、奇数番目の中間的な部分積は偶
数番目のものから減算するため、その補正項ばＣではな
く、−０２となる。

最後に加算器を構成する冗長加算器１３ｏについて説明
する。

冗長加算器１３０における桁上げの伝播が高々１桁とな
る加算規則を第３表に示す。

表　　　３ このとき、被加数の第１桁Ｘ１　と加数の第１桁ア、と
の組合せ状態を表す信号ｐ、を ｐｉ＝”ｉ”ｉ で導入し、このｐｉを用いて表３の中間桁上げＣｉおよ
び中間和８．に以下の算術式 ％式％ で関係づけられる変数ｕ１．ｖｉおよび中間和８゜の絶
対値Ｓ、は、それぞれ、 直 り＝　ｘ　？■ｙ↑。

ｕｉ””ｉ■Ｐ　ｉ−１＋ ｉｓ＋　　−丁７ｒ ’　ｔ　＝（”ｔａ”ｐｔ　＊　）　”　（”１　”７
４”ｉ　”１　）の論理式で決定できる。また最終相２
．はＡＬＬ−１’ ｚｉ＝ｕｔ（ｉ）ｖｔ　−１ の論理式で表わされる２ビット信号ｚ、、ｚ、で与えら
れる。

第８図は、第１図における冗長加算器１３０の一例を示
す回路図である。

図中、ゲート３１１　はＮＯＲ回路、ケート３１２゜３
５１はＮＡＮＤ回路、ゲート３１３は排他的ＯＲ回路、
ゲート３３２は排他的ＮＯＲ回路、ゲ−１−３５２はイ
ンバータ回路、ゲート３３１はＡＮＤ−ＮＯＲ複合ゲー
ト、ゲート３５２は０Ｒ−ＮへＮＤ複合ゲートである。

また、信号ｘ７３０１およびｘ５３０２は被加数である
冗長２進数の第１桁ｘｉを表す２ビット信号、７．３０
３およびｙｉ３０４は加数である冗長２進数の第１行ｙ
ｉを表す２ビット信号、１ビット信号３２１は第１桁に
おける前記被加数と加数の状態信号ｐ、を表し、１ビッ
ト信号３２３は第１−１桁における前記被加数と加数の
状態信号ｐ、−４を表し、１ビット信号３２２は第１桁
における中間和の絶対値を表す信号Ｓ、である。信号３
４１は第１桁における前記中間桁上げに関係する信号ｖ
１であり、信号３４３は第Ｌ−１桁からの前記中間桁上
げに関係する信号’ｉ−１であり、信号３４２は第１桁
における前記中間和に関係する信号ｕ１の論理否定信号
ｉ、である。出力信号ｚ、３６１およびｚ、３８２は前
記最終相の第ｉ桁Ｚｉを表す２ビット信号である。

以上の第２図〜第６図に示した回路図において、図中の
排他的ＯＲ回路はインバータとの種々の組合せによって
排他的ＮＯＲ回路に置き換えたり、ＮＡＮＤ回路をイン
バータと組合せてＮＯＲ回路に置き換えたり、複合ゲー
トや排他的ＯＲ回路等をＮＡＮＤ回路、ＮＯＲ回路ある
いはインバータの組合せで構成したり、あるいは、それ
らの逆を容易に行い得ることは既知である。

なお、本実施例は０Ｍ０３回路を意識した２値論理で実
現したが、他のテクノロジ（例えば、ＮＭＯ９、ＥＣＬ
　、ＴＴＬ　、Ｉ　Ｉ　Ｌ等）あるいは多値論理を利用
しても容易に実現できる。

本実施例では冗長２進加算木を利用した乗算器について
説明したが、本発明はＷａｌｌａｃｅ　木を用いた乗算
器あるいは配列型乗算器等へも容易に適用できる。

本実施例によれば、簡単な構成の冗長減算用回路を付加
することにより、部分積の数を従来のＥｏｏｔｈ　の方
法による場合に較べて約半数にできるので、例えば冗長
２進加算木を用いた乗算器では加算器の段数が一段減る
ため、実行に要する遅延において２〜３ゲ一ト段短縮さ
れ、素子数において約４割程度削減できる等の効果があ
る。

発明の効果 本発明によれば、乗数リコード方法を２種類設け、簡単
な回路構成の減算用回路を付加することにより、部分積
の個数を大幅に削減できるので、（１）演算処理装置の
素子数が削減でき、（２）演算処理装置の高速化が図れ
、 （３）回路構成を比較的簡単化でき、 （４）演算処理装置のＬＳＩ化が容易かつ経済的になる
、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を適用した乗算器の構成図、
第２図、第３図は乗数リコード回路の偶数部、奇数部を
それぞれ構成する回路の回路図、第４図は中間部分積生
成器を構成する回路の回路図、第５図は冗長減算器を構
成する回路の回路図、第６図は冗長加算器を構成する加
算用セルを示す回路図である。 １００・・・・・・乗数リコード回路、１１ｏ・・・・
・・中間部分積生成器、１２０・・・・・・冗長減算器
、１３０・・・・・・冗長加算器、１４０・・・・・・
冗長２進・２進変換器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
１　図 箔　２　図 ｆ２ｊす２　　　　　　　　　〜すｆ　　　　　　　　
　　　　７２７第３図 ２１２ノ＋ｌ　　　　　　　　　ｊｚｐ＋　　　　　　
　　　２２≧し第４０！ ｉ ｂｊ　　ｂｊ　　　短　　χｉ　　χｉ−／第Ｓ図 ｒ４　　　　　γｔ ｚ＝　　　　　　　　　　ぬ 第　６　図

Claims (1)

【特許請求の範囲】
1. 乗算処理において、乗数を２桁ずつのグループに分割し
   、前記グループのほぼ半数に対し、各グループ毎に乗数
   をリコードする第１のリコード手段と、前記グループの
   他の半数に対し、各グループ毎に乗数を第１のリコード
   手段によるリコードとは正負が反転するようにリコード
   する第２のリコード手段と、前記第１のリコード手段あ
   るいは第２のリコード手段によってリコードされた乗数
   の桁と被乗数とから部分積を生成する部分積生成手段と
   を有し、部分積の加算における第１ステップで、前記第
   １のリコード手段によりリコードされた乗数の桁から生
   成された部分積と、前記第２のリコード手段によりリコ
   ードされた乗数の桁から生成された部分積とを減算する
   ようにした演算処理装置。