JP2000235479A - 和・比較演算を実行するための方法および装置 - Google Patents
和・比較演算を実行するための方法および装置Info
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Abstract
(57)【要約】
【課題】伝播遅延を最小化し、和・比較回路を実施する
のに要求されるダイ領域の量を最小化する和・比較回路
を提供する。 【解決手段】本発明の一実施例によれば、桁上げ先見木
構造体により後続される伝播／生成ブロックを備えた和
・比較回路が提供される。伝播／生成論理ブロックは加
数に相当する第１オペランドA，被加数に相当する第２
オペランドB、および定数Kの２の補数に相当する第３オ
ペランドJを受け、オペランドAをオペランドBに加算し
て第１の和を得るよう構成された論理と、第１の和をオ
ペランドJに加算して、伝播／生成論理ブロックから桁
上げ先見木構造体へ出力される複数の伝播信号と生成信
号とを得るよう構成された論理とを含む。桁上げ先見木
構造体は、伝播および生成信号について演算して出力G
outを作り出すように構成された論理を含む。出力Gout
は、式A+B>=Kが真であるかどうかを決定するように解析
され得る。
のに要求されるダイ領域の量を最小化する和・比較回路
を提供する。 【解決手段】本発明の一実施例によれば、桁上げ先見木
構造体により後続される伝播／生成ブロックを備えた和
・比較回路が提供される。伝播／生成論理ブロックは加
数に相当する第１オペランドA，被加数に相当する第２
オペランドB、および定数Kの２の補数に相当する第３オ
ペランドJを受け、オペランドAをオペランドBに加算し
て第１の和を得るよう構成された論理と、第１の和をオ
ペランドJに加算して、伝播／生成論理ブロックから桁
上げ先見木構造体へ出力される複数の伝播信号と生成信
号とを得るよう構成された論理とを含む。桁上げ先見木
構造体は、伝播および生成信号について演算して出力G
outを作り出すように構成された論理を含む。出力Gout
は、式A+B>=Kが真であるかどうかを決定するように解析
され得る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、和および
比較演算を実行するための方法および装置に関し、とり
わけ、伝播遅延を最小化し、および最小量のダイ領域で
実施され得る高速な和および比較回路に関する。
比較演算を実行するための方法および装置に関し、とり
わけ、伝播遅延を最小化し、および最小量のダイ領域で
実施され得る高速な和および比較回路に関する。
【０００２】
【従来の技術】計算上のオーバーフローおよびアンダー
フロー例外の迅速な検出および予報は、進歩したマイク
ロプロセッサの性能にとって重要なことである。これら
の演算は、典型的には、比較演算A>=Kのように、単一の
オペランドAと定数Kとの比較を要求する。これらの演算
は、和および比較演算A+B>=Kのように、２つのオペラン
ドAおよびBの和と定数Kとの比較をより頻繁に含む。こ
の和および比較演算の速度は、各オペランドのビット数
をnとしたとき、nビット加算を通しての桁上げビット伝
播の速度に依存する。
フロー例外の迅速な検出および予報は、進歩したマイク
ロプロセッサの性能にとって重要なことである。これら
の演算は、典型的には、比較演算A>=Kのように、単一の
オペランドAと定数Kとの比較を要求する。これらの演算
は、和および比較演算A+B>=Kのように、２つのオペラン
ドAおよびBの和と定数Kとの比較をより頻繁に含む。こ
の和および比較演算の速度は、各オペランドのビット数
をnとしたとき、nビット加算を通しての桁上げビット伝
播の速度に依存する。
【０００３】和および比較演算A+B>=Kを実行する伝統的
な方法は、減算器に後続される加算器を使用する。図１
は、この演算を実行するための和および比較回路を機能
的に表したブロック図である。加算回路１は、オペラン
ドAとBとの和を得、その和を第２加算回路２へ出力す
る。加算回路２は、減算器として作用し、加算回路１か
らの和出力に、定数Kの２の補数Jを加算する。最上位の
桁上げ出力ビットCoutは、条件A+B>=Kが真なら真であ
る。
な方法は、減算器に後続される加算器を使用する。図１
は、この演算を実行するための和および比較回路を機能
的に表したブロック図である。加算回路１は、オペラン
ドAとBとの和を得、その和を第２加算回路２へ出力す
る。加算回路２は、減算器として作用し、加算回路１か
らの和出力に、定数Kの２の補数Jを加算する。最上位の
桁上げ出力ビットCoutは、条件A+B>=Kが真なら真であ
る。
【０００４】図１に示された和および比較回路の性能
は、その結果の最下位ビットからその結果の最上位ビッ
トへの桁上げビットの伝播、すなわち“リップル”によ
って制限される。伝播遅延を低減するべく桁上げ伝播を
加速するために、桁上げ先見アーキテクチャー，桁上げ
スキップ・アーキテクチャーおよび桁上げ選択アーキテ
クチャーのような、いくつかの加算器アーキテクチャー
が開発されてきた。これらの加算器アーキテクチャー
は、その技術分野でよく知られており、それらの特性は
伝播遅延および領域の複雑さの点から以下の表に要約さ
れる。
は、その結果の最下位ビットからその結果の最上位ビッ
トへの桁上げビットの伝播、すなわち“リップル”によ
って制限される。伝播遅延を低減するべく桁上げ伝播を
加速するために、桁上げ先見アーキテクチャー，桁上げ
スキップ・アーキテクチャーおよび桁上げ選択アーキテ
クチャーのような、いくつかの加算器アーキテクチャー
が開発されてきた。これらの加算器アーキテクチャー
は、その技術分野でよく知られており、それらの特性は
伝播遅延および領域の複雑さの点から以下の表に要約さ
れる。
【０００５】
【表１】
【０００６】上に示された表において、文字Dは本質的
な遅延を表し、文字Aは１ビット演算に必要とされる論
理に要求されるダイ領域を表し、文字nは、一般には加
算器の幅として参照される加算器のビット数である。こ
の表が示すように、これらの加算器アーキテクチャーの
全てに関して、遅延およびダイ領域は加算器のビット数
が増加すると増加する。これらのアーキテクチャーのう
ちで最速であり、ダイ領域の点で最も高価なのは桁上げ
先見加算器アーキテクチャーである。伝統的な桁上げ先
見回路５が図２に示されている。伝統的な桁上げ先見回
路５は、“生成”および“伝播”信号、および生成およ
び伝播信号について演算するセル７から成る二進木の形
態を有する。各セル７の出力数は、２分割されたそのセ
ルへの入力数に等しい、という事実の故に、“二進木”
という用語がこの回路を記述するのに使用される。比較
器への応用のためには、最上位の“生成”出力のみを計
算すれば充分である。低い等級の和出力のために付加的
な回路を準備するのは不要である。
な遅延を表し、文字Aは１ビット演算に必要とされる論
理に要求されるダイ領域を表し、文字nは、一般には加
算器の幅として参照される加算器のビット数である。こ
の表が示すように、これらの加算器アーキテクチャーの
全てに関して、遅延およびダイ領域は加算器のビット数
が増加すると増加する。これらのアーキテクチャーのう
ちで最速であり、ダイ領域の点で最も高価なのは桁上げ
先見加算器アーキテクチャーである。伝統的な桁上げ先
見回路５が図２に示されている。伝統的な桁上げ先見回
路５は、“生成”および“伝播”信号、および生成およ
び伝播信号について演算するセル７から成る二進木の形
態を有する。各セル７の出力数は、２分割されたそのセ
ルへの入力数に等しい、という事実の故に、“二進木”
という用語がこの回路を記述するのに使用される。比較
器への応用のためには、最上位の“生成”出力のみを計
算すれば充分である。低い等級の和出力のために付加的
な回路を準備するのは不要である。
【０００７】P0およびG0からP7およびG7までのPおよびG
入力は、加数AおよびBから次の式に従って、それぞれ、
あらかじめ計算された伝播および生成値である。 P＝A OR B 式（１） G＝AB 式（２）
入力は、加数AおよびBから次の式に従って、それぞれ、
あらかじめ計算された伝播および生成値である。 P＝A OR B 式（１） G＝AB 式（２）
【０００８】簡潔を図って、これらの演算を実行するた
めの回路は示されない。桁上げ先見回路５における各々
のセル７は次ぎの式で与えられる演算を遂行する。 Gout＝Gi OR PiGi-1 式（３） Pout＝PiPi-1 式（４）
めの回路は示されない。桁上げ先見回路５における各々
のセル７は次ぎの式で与えられる演算を遂行する。 Gout＝Gi OR PiGi-1 式（３） Pout＝PiPi-1 式（４）
【０００９】和および比較回路のＣＭＯＳによる実施の
最善の性能は、セルのゲートレベルの粒状性が和および
比較回路を実施するのに使用されるプロセス技術に相応
しいことを要求する。ゲートがあまりにも複雑である
と、そのときは、ゲートを構成する一連の電界効果トラ
ンジスタ（ＦＥＴ）に関連した非線形遅延がクリティカ
ル・タイミング・パスを支配するであろう。さらに、ゲ
ートの複雑さが増加すればするほど、ダイ領域も増加す
る。他方、ゲートがあまりに単純であると、そのとき
は、本質的なインバータ遅延がクリティカル・タイミン
グ・パスを支配するであろう。それゆえに、回路の実施
に必要なダイ領域の量を増加させることなく和および比
較回路の性能を最大にするには、これら要素の全てが考
慮されるべきである。したがって、和および比較回路を
設計し製造するのに使用されるプロセスに相応しいゲー
トレベルの粒状性で論理ゲートを実施し、また、和およ
び比較回路の伝播遅延が最小になるように、一連のＦＥ
Ｔ遅延を本質的なインバータ遅延と均衡させる和および
比較回路に対する必要性が存在する。
最善の性能は、セルのゲートレベルの粒状性が和および
比較回路を実施するのに使用されるプロセス技術に相応
しいことを要求する。ゲートがあまりにも複雑である
と、そのときは、ゲートを構成する一連の電界効果トラ
ンジスタ（ＦＥＴ）に関連した非線形遅延がクリティカ
ル・タイミング・パスを支配するであろう。さらに、ゲ
ートの複雑さが増加すればするほど、ダイ領域も増加す
る。他方、ゲートがあまりに単純であると、そのとき
は、本質的なインバータ遅延がクリティカル・タイミン
グ・パスを支配するであろう。それゆえに、回路の実施
に必要なダイ領域の量を増加させることなく和および比
較回路の性能を最大にするには、これら要素の全てが考
慮されるべきである。したがって、和および比較回路を
設計し製造するのに使用されるプロセスに相応しいゲー
トレベルの粒状性で論理ゲートを実施し、また、和およ
び比較回路の伝播遅延が最小になるように、一連のＦＥ
Ｔ遅延を本質的なインバータ遅延と均衡させる和および
比較回路に対する必要性が存在する。
【００１０】
【発明が解決しようとする課題】本発明の課題は、伝播
遅延を最小化し、和および比較回路を実施するのに要求
されるダイ領域の量を最小化する和および比較回路を提
供することにある。
遅延を最小化し、和および比較回路を実施するのに要求
されるダイ領域の量を最小化する和および比較回路を提
供することにある。
【００１１】
【課題を解決するための手段】本発明は、伝播遅延を最
小化し、和および比較回路を実施するのに要求されるダ
イ領域の量を最小化する和および比較回路を提供する。
その和および比較回路は、桁上げ先見木構造体によって
後続される伝播／生成ブロックを含む。その伝播／生成
論理ブロックは第１オペランドA，第２オペランドBおよ
び第３オペランドJを受ける。各オペランドは複数のビ
ットから成る。第１のオペランドAは加数に相当し、第
２のオペランドBは被加数に相当し、第３のオペランドJ
は定数Kの２の補数に相当する。伝播／生成論理ブロッ
クは、第１の和を得るために、オペランドAをオペラン
ドBに加算するように構成された論理を含む。伝播／生
成論理ブロックは、伝播／生成論理ブロックから桁上げ
先見木構造体への出力となる、複数の伝播信号および複
数の生成信号を得るために、第１の和をオペランドJに
加算するように構成された論理を含む。
小化し、和および比較回路を実施するのに要求されるダ
イ領域の量を最小化する和および比較回路を提供する。
その和および比較回路は、桁上げ先見木構造体によって
後続される伝播／生成ブロックを含む。その伝播／生成
論理ブロックは第１オペランドA，第２オペランドBおよ
び第３オペランドJを受ける。各オペランドは複数のビ
ットから成る。第１のオペランドAは加数に相当し、第
２のオペランドBは被加数に相当し、第３のオペランドJ
は定数Kの２の補数に相当する。伝播／生成論理ブロッ
クは、第１の和を得るために、オペランドAをオペラン
ドBに加算するように構成された論理を含む。伝播／生
成論理ブロックは、伝播／生成論理ブロックから桁上げ
先見木構造体への出力となる、複数の伝播信号および複
数の生成信号を得るために、第１の和をオペランドJに
加算するように構成された論理を含む。
【００１２】桁上げ先見木構造体は、出力Goutを作り出
すために、伝播および生成信号について演算するように
構成された論理を含む。出力Goutは、式（A＋B）＞＝K
が真であるかどうかを決定するように解析され得る。出
力Goutは、桁上げ出力の最上位ビットに相当する。出力
Goutが真なら、そのときは式（A＋B）＞＝Kも真であ
る。
すために、伝播および生成信号について演算するように
構成された論理を含む。出力Goutは、式（A＋B）＞＝K
が真であるかどうかを決定するように解析され得る。出
力Goutは、桁上げ出力の最上位ビットに相当する。出力
Goutが真なら、そのときは式（A＋B）＞＝Kも真であ
る。
【００１３】桁上げ先見木構造体は、好ましくは、桁上
げ先見木構造体が製造されるプロセスであって好ましく
はディープ・サブミクロンＣＭＯＳプロセスであるプロ
セスに相応しい、ゲートレベルの粒状性の動的論理ゲー
トに分割される。和および比較回路は、一連のＦＥＴ遅
延が本質的なインバータ遅延と均衡するように、その結
果として、和および比較回路の伝播遅延は最小化される
とともに、和および比較回路を実施するのに必要なダイ
領域の量も最小化する方法で設計される。
げ先見木構造体が製造されるプロセスであって好ましく
はディープ・サブミクロンＣＭＯＳプロセスであるプロ
セスに相応しい、ゲートレベルの粒状性の動的論理ゲー
トに分割される。和および比較回路は、一連のＦＥＴ遅
延が本質的なインバータ遅延と均衡するように、その結
果として、和および比較回路の伝播遅延は最小化される
とともに、和および比較回路を実施するのに必要なダイ
領域の量も最小化する方法で設計される。
【００１４】本発明の和および比較回路は、和および比
較演算を実行するのに二進桁上げ先見木構造体を備え
た、標準的には別々の加算器を利用する典型的な和およ
び比較回路より高速であり、より少ないダイ領域を要求
する。その上、本発明の和および比較回路は、細かいゲ
ートレベルの粒状性の論理ゲートを製作することができ
る、ディープ・サブミクロンプロセスでの実施に好適で
ある。好ましくは、本発明の和および比較回路は、最小
限のゲート負荷を持つ動的ドミノ論理で実施される。
較演算を実行するのに二進桁上げ先見木構造体を備え
た、標準的には別々の加算器を利用する典型的な和およ
び比較回路より高速であり、より少ないダイ領域を要求
する。その上、本発明の和および比較回路は、細かいゲ
ートレベルの粒状性の論理ゲートを製作することができ
る、ディープ・サブミクロンプロセスでの実施に好適で
ある。好ましくは、本発明の和および比較回路は、最小
限のゲート負荷を持つ動的ドミノ論理で実施される。
【００１５】本発明の他の形態および利点は、以下の記
述，図面および請求項から明らかになってくるであろ
う。
述，図面および請求項から明らかになってくるであろ
う。
【００１６】
【発明の実施の形態】図３は、本発明の和および比較回
路10のブロック図である。和および比較回路10は、好ま
しくはディープ・サブミクロンＣＭＯＳプロセスである
設計し製造するのに使用されるプロセスに相応しい、ゲ
ートレベルの粒状性を有する桁上げ先見木構造体14によ
り後続される伝播／生成論理ブロック12を含む。
路10のブロック図である。和および比較回路10は、好ま
しくはディープ・サブミクロンＣＭＯＳプロセスである
設計し製造するのに使用されるプロセスに相応しい、ゲ
ートレベルの粒状性を有する桁上げ先見木構造体14によ
り後続される伝播／生成論理ブロック12を含む。
【００１７】オペランドA，BおよびJは、それぞれ特定
の数nビットから成る。ビットの数nは、和および比較回
路の幅に依存する。例えば、和および比較回路の幅が８
なら、オペランドのそれぞれは８ビットから成るであろ
う。オペランドA，BおよびJの各ビットｉに対して、伝
播／生成論理ブロック12によって構成される各論理セル
（不図示）は、以下の機能を遂行する。ここで、ｉは0
からn-1の数である。 Pi=(Ai XOR Bi XOR Ji) OR (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1) 式（ ５） Gi=(Ai XOR Bi XOR Ji) AND (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1) 式（ ６）
の数nビットから成る。ビットの数nは、和および比較回
路の幅に依存する。例えば、和および比較回路の幅が８
なら、オペランドのそれぞれは８ビットから成るであろ
う。オペランドA，BおよびJの各ビットｉに対して、伝
播／生成論理ブロック12によって構成される各論理セル
（不図示）は、以下の機能を遂行する。ここで、ｉは0
からn-1の数である。 Pi=(Ai XOR Bi XOR Ji) OR (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1) 式（ ５） Gi=(Ai XOR Bi XOR Ji) AND (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1) 式（ ６）
【００１８】上述のように、本発明の和および比較回路
10は、当業者によく知られた動的ドミノ論理で実施され
る。動的ドミノ論理回路は、静的インバータ段によって
後続されるプリチャージド（precharged）動的段を利用
する。式（５）および式（６）における論理関数(Ai XO
R Bi XOR Ji)および(Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1J
i-1)は、好ましくはプリチャージド動的論理ゲートとし
て実施され、一方、伝播／生成論理ブロック12の最終の
ANDまたはORは静的ＣＭＯＳ論理ゲートとして実施され
る。そのプリチャージされた、および静的論理ゲートの
結合は、動的ドミノ論理回路を仕上げる。伝播／生成論
理ブロック12の、これらプリチャージされた、および静
的ブロックの詳細は、図６の回路図を参照して以下に与
えられる。
10は、当業者によく知られた動的ドミノ論理で実施され
る。動的ドミノ論理回路は、静的インバータ段によって
後続されるプリチャージド（precharged）動的段を利用
する。式（５）および式（６）における論理関数(Ai XO
R Bi XOR Ji)および(Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1J
i-1)は、好ましくはプリチャージド動的論理ゲートとし
て実施され、一方、伝播／生成論理ブロック12の最終の
ANDまたはORは静的ＣＭＯＳ論理ゲートとして実施され
る。そのプリチャージされた、および静的論理ゲートの
結合は、動的ドミノ論理回路を仕上げる。伝播／生成論
理ブロック12の、これらプリチャージされた、および静
的ブロックの詳細は、図６の回路図を参照して以下に与
えられる。
【００１９】伝播および生成信号PおよびGは、桁上げ先
見木構造体14によって受け取られるとき、桁上げ先見木
構造体14の論理セル（不図示）によって、桁上げ出力の
最上位ビットであるGoutを作り出すように演算される。
もし、条件A+B>=Kが真なら、Goutも真である。
見木構造体14によって受け取られるとき、桁上げ先見木
構造体14の論理セル（不図示）によって、桁上げ出力の
最上位ビットであるGoutを作り出すように演算される。
もし、条件A+B>=Kが真なら、Goutも真である。
【００２０】図４は、図３に示された桁上げ先見木構造
体14の第１実施例の詳細ブロック図である。この実施例
にしたがうと、桁上げ先見木構造体14は、３対の伝播お
よび生成信号を処理する単一の動的ドミノセルを共に形
成する、３つのブロック15,16および17から成る。桁上
げ先見木構造体14は、伝播および生成論理に相当する以
下のブール関数を遂行する。 Gout=G3 OR P3(G2 OR P2(G1 OR P1G0)) 式（７） Pout=P3P2P1 式（８）
体14の第１実施例の詳細ブロック図である。この実施例
にしたがうと、桁上げ先見木構造体14は、３対の伝播お
よび生成信号を処理する単一の動的ドミノセルを共に形
成する、３つのブロック15,16および17から成る。桁上
げ先見木構造体14は、伝播および生成論理に相当する以
下のブール関数を遂行する。 Gout=G3 OR P3(G2 OR P2(G1 OR P1G0)) 式（７） Pout=P3P2P1 式（８）
【００２１】本発明の好ましい実施例に従って、ブロッ
ク15および16は動的プリチャージド論理ゲートとして実
施され、ブロック17は静的ＣＭＯＳゲートとして実施さ
れ、このようにして動的ドミノ論理回路を完成する。本
発明の好ましい実施例に従って、この構成は、クリティ
カル・タイミング・パスをグランド（地面）に与えるた
めに、プリチャージド論理ブロック15および16におい
て、たった３連のＮ金属酸化物半導体（ＮＭＯＳ）ＦＥ
Ｔを使用する。この構成は、好ましくは、静的段の出力
をＶＤＤに引っ張るのに静的ＣＭＯＳ段17に２連のＰ金
属酸化物半導体（ＰＭＯＳ）ＦＥＴを使用する。
ク15および16は動的プリチャージド論理ゲートとして実
施され、ブロック17は静的ＣＭＯＳゲートとして実施さ
れ、このようにして動的ドミノ論理回路を完成する。本
発明の好ましい実施例に従って、この構成は、クリティ
カル・タイミング・パスをグランド（地面）に与えるた
めに、プリチャージド論理ブロック15および16におい
て、たった３連のＮ金属酸化物半導体（ＮＭＯＳ）ＦＥ
Ｔを使用する。この構成は、好ましくは、静的段の出力
をＶＤＤに引っ張るのに静的ＣＭＯＳ段17に２連のＰ金
属酸化物半導体（ＰＭＯＳ）ＦＥＴを使用する。
【００２２】放電経路に相当するクリティカル・タイミ
ング・パスの部分を実施する一連のＮＭＯＳ ＦＥＴの
数を最少にすることによって、および静的段の出力をＶ
ＤＤに引っ張るために使用されるクリティカル・タイミ
ング・パスを部分を実施する一連のＰＭＯＳ ＦＥＴの
数を最少にすることによって、桁上げ先見木構造体14の
速度は最適化される。しかしながら、３つのＮＭＯＳお
よび２つのＰＭＯＳＦＥＴ以上がクリティカル・タイミ
ング・パスを実施し得るが、そうすると、桁上げ先見木
構造体14の処理速度を減らす傾向があるということは当
業者に理解されるであろう。この最適な機器構成は、さ
らに、桁上げ先見木構造体14の実施のために要求される
ダイ領域の量を最小化するということも、また注目され
るべきである。図４の桁上げ先見木構造体14の詳細な議
論は、図７を参照して以下に与えられる。
ング・パスの部分を実施する一連のＮＭＯＳ ＦＥＴの
数を最少にすることによって、および静的段の出力をＶ
ＤＤに引っ張るために使用されるクリティカル・タイミ
ング・パスを部分を実施する一連のＰＭＯＳ ＦＥＴの
数を最少にすることによって、桁上げ先見木構造体14の
速度は最適化される。しかしながら、３つのＮＭＯＳお
よび２つのＰＭＯＳＦＥＴ以上がクリティカル・タイミ
ング・パスを実施し得るが、そうすると、桁上げ先見木
構造体14の処理速度を減らす傾向があるということは当
業者に理解されるであろう。この最適な機器構成は、さ
らに、桁上げ先見木構造体14の実施のために要求される
ダイ領域の量を最小化するということも、また注目され
るべきである。図４の桁上げ先見木構造体14の詳細な議
論は、図７を参照して以下に与えられる。
【００２３】図５は、図３に示された桁上げ先見木構造
体14の第２実施例の詳細ブロック図である。この実施例
に従って、桁上げ先見木構造体14は、６対の伝播および
生成信号を処理する単一の動的ドミノセルを共に形成す
る３つのブロック18,19および20から成る。ブロック18
および19は好ましくは動的プリチャージド論理ゲートで
実施され、ブロック20は好ましくは静的ＣＭＯＳゲート
であり、このようにして動的ドミノ論理回路を完成す
る。桁上げ先見木構造体14は、この実施例に従って、伝
播および生成論理に相当する以下の関数を遂行する。 Gout=G5 OR P5(G4 OR P4(G3 OR P3(G2 OR P2(G1 OR P1G0))) 式（９） Pout=P0 AND P1 AND P2 AND P3 AND P4 AND P5 式（１０）
体14の第２実施例の詳細ブロック図である。この実施例
に従って、桁上げ先見木構造体14は、６対の伝播および
生成信号を処理する単一の動的ドミノセルを共に形成す
る３つのブロック18,19および20から成る。ブロック18
および19は好ましくは動的プリチャージド論理ゲートで
実施され、ブロック20は好ましくは静的ＣＭＯＳゲート
であり、このようにして動的ドミノ論理回路を完成す
る。桁上げ先見木構造体14は、この実施例に従って、伝
播および生成論理に相当する以下の関数を遂行する。 Gout=G5 OR P5(G4 OR P4(G3 OR P3(G2 OR P2(G1 OR P1G0))) 式（９） Pout=P0 AND P1 AND P2 AND P3 AND P4 AND P5 式（１０）
【００２４】図４に関して上述した実施例に対してのよ
うに、図５の実施例において、たった２連のＰＭＯＳ
ＦＥＴおよび３連のＮＭＯＳ ＦＥＴがクリティカル・
タイミング・パスを実施する。しかしながら、図５の６
入力回路の場合には、クリティカル・タイミング・パス
に要求される一連のＮＭＯＳ ＦＥＴの数は、動的プリ
チャージド論理回路から、クロックド（clocked）・プ
ルダウンあるいは“評価”ＦＥＴ（不図示）を除去する
ことによって３つに制限される。そのような非クロック
ド動的回路（すなわち、評価ＦＥＴを実施しない動的回
路）は、その産業において知られており、それらを実施
する場合、特別な制約を満たす必要がある。それらのこ
とは、当業者には周知のことである。一般に、非クロッ
クド・ドミノ回路は、同じクロック位相の間に評価する
クロックド・ドミノ回路によって先行されなければなら
ない。また、非クロックド・ドミノ回路へのプリチャー
ジ信号は、プリチャージ段階の開始時における電源から
グランドへの短絡回路、すなわち“かなてこ”経路の発
生を妨げるために、先のクロックド・ドミノ回路のクロ
ックから遅延されなくてはならない。当業者はこれらの
制約を満たす可能性のある手法を理解するであろう。
うに、図５の実施例において、たった２連のＰＭＯＳ
ＦＥＴおよび３連のＮＭＯＳ ＦＥＴがクリティカル・
タイミング・パスを実施する。しかしながら、図５の６
入力回路の場合には、クリティカル・タイミング・パス
に要求される一連のＮＭＯＳ ＦＥＴの数は、動的プリ
チャージド論理回路から、クロックド（clocked）・プ
ルダウンあるいは“評価”ＦＥＴ（不図示）を除去する
ことによって３つに制限される。そのような非クロック
ド動的回路（すなわち、評価ＦＥＴを実施しない動的回
路）は、その産業において知られており、それらを実施
する場合、特別な制約を満たす必要がある。それらのこ
とは、当業者には周知のことである。一般に、非クロッ
クド・ドミノ回路は、同じクロック位相の間に評価する
クロックド・ドミノ回路によって先行されなければなら
ない。また、非クロックド・ドミノ回路へのプリチャー
ジ信号は、プリチャージ段階の開始時における電源から
グランドへの短絡回路、すなわち“かなてこ”経路の発
生を妨げるために、先のクロックド・ドミノ回路のクロ
ックから遅延されなくてはならない。当業者はこれらの
制約を満たす可能性のある手法を理解するであろう。
【００２５】図６は、図３に示された伝播／生成論理ブ
ロック12の回路図を示す。その上に泡を持つＦＥＴのゲ
ートはＰＭＯＳ ＦＥＴであり、泡を持たないＦＥＴの
ゲートはＮＭＯＳ ＦＥＴである。図６に示された回路
は、被加数および加数のビット０から３に対応する伝播
および生成信号のみを使用する。すなわち、それは４ビ
ット伝播／生成回路である。しかしながら、当業者は、
より大きい（例えば、８，１６，３２等）ビット数を持
つ和および比較回路に使用される伝播／生成回路を作り
出すために、図６に示された回路が複製され得る手法を
理解するであろう。
ロック12の回路図を示す。その上に泡を持つＦＥＴのゲ
ートはＰＭＯＳ ＦＥＴであり、泡を持たないＦＥＴの
ゲートはＮＭＯＳ ＦＥＴである。図６に示された回路
は、被加数および加数のビット０から３に対応する伝播
および生成信号のみを使用する。すなわち、それは４ビ
ット伝播／生成回路である。しかしながら、当業者は、
より大きい（例えば、８，１６，３２等）ビット数を持
つ和および比較回路に使用される伝播／生成回路を作り
出すために、図６に示された回路が複製され得る手法を
理解するであろう。
【００２６】回路12は、回路21Aおよび21Bから成る動的
論理ゲートと、それぞれ回路21Cおよび21Dから成る生成
および伝播静的出力ゲートとで構成される。出力信号G3
5は静的出力ゲート21Cより作り出され、出力信号P34は
静的出力ゲート21Dより作り出される。同一の参照番号
で図６において同一視されるノードは、共に結合され
る。これらの動的および静的論理ゲートの組み合わせ
は、図３に関して以上に説明されたように、動的ドミノ
論理回路を形成する。
論理ゲートと、それぞれ回路21Cおよび21Dから成る生成
および伝播静的出力ゲートとで構成される。出力信号G3
5は静的出力ゲート21Cより作り出され、出力信号P34は
静的出力ゲート21Dより作り出される。同一の参照番号
で図６において同一視されるノードは、共に結合され
る。これらの動的および静的論理ゲートの組み合わせ
は、図３に関して以上に説明されたように、動的ドミノ
論理回路を形成する。
【００２７】クロック信号EVALが低いとき、動的プリチ
ャージド・ノード22,23および24はＰＭＯＳ ＦＥＴ25,2
6および27により高に充電される。充電分配による故障
を防ぐために、動的段における間入型プルダウン・ノー
ド29,30,31および32もまた高にプリチャージされる。こ
の期間中、出力PおよびG、それぞれ34および35は、常に
低く駆動されている。クロック信号EVALが高のとき、動
的プリチャージド・ノード22,23および24は、ゲート21A
および21Bにおける、ＮＭＯＳ ＦＥＴから成るＮＭＯＳ
プルダウンＦＥＴ回路網への入力A1,B1およびC1が、動
的プリチャージド・ノード22,23および24からグランド
への経路を供給するかどうかに依存して、それらの電荷
を保持するか放電するかのいずれかの、それらの妥当な
状態に評価する。サブスレッショルド漏洩による故障を
妨ぐために、通例“キーパＦＥＴ”として言及される弱
いＰＭＯＳ ＦＥＴは、それらが放電されていないとき
動的プリチャージド・ノード22,23および24の高状態を
維持する。静的ＣＭＯＳ出力ゲート21Cおよび21Dは、こ
のとき、それぞれ出力信号GおよびPをそれらの妥当な状
態へ駆動する。GおよびP出力信号は、そのとき、和およ
び比較演算を完成するために、桁上げ先見木構造体14に
よって使用される。
ャージド・ノード22,23および24はＰＭＯＳ ＦＥＴ25,2
6および27により高に充電される。充電分配による故障
を防ぐために、動的段における間入型プルダウン・ノー
ド29,30,31および32もまた高にプリチャージされる。こ
の期間中、出力PおよびG、それぞれ34および35は、常に
低く駆動されている。クロック信号EVALが高のとき、動
的プリチャージド・ノード22,23および24は、ゲート21A
および21Bにおける、ＮＭＯＳ ＦＥＴから成るＮＭＯＳ
プルダウンＦＥＴ回路網への入力A1,B1およびC1が、動
的プリチャージド・ノード22,23および24からグランド
への経路を供給するかどうかに依存して、それらの電荷
を保持するか放電するかのいずれかの、それらの妥当な
状態に評価する。サブスレッショルド漏洩による故障を
妨ぐために、通例“キーパＦＥＴ”として言及される弱
いＰＭＯＳ ＦＥＴは、それらが放電されていないとき
動的プリチャージド・ノード22,23および24の高状態を
維持する。静的ＣＭＯＳ出力ゲート21Cおよび21Dは、こ
のとき、それぞれ出力信号GおよびPをそれらの妥当な状
態へ駆動する。GおよびP出力信号は、そのとき、和およ
び比較演算を完成するために、桁上げ先見木構造体14に
よって使用される。
【００２８】図４の桁上げ先見木構造体14の第１実施例
の回路図が図７に示される。図７に示された回路は、4
ビット和および比較回路で利用され、それゆえにビット
０から３に相当する４対の伝播および生成信号を利用す
るように意図されている。しかしながら、当業者は、よ
り大きい（例えば、８，１６，３２等）ビット数を持つ
和および比較回路に使用される桁上げ先見木構造体を作
り出すために、図７に示された回路が複製され得る手法
を理解するであろう。
の回路図が図７に示される。図７に示された回路は、4
ビット和および比較回路で利用され、それゆえにビット
０から３に相当する４対の伝播および生成信号を利用す
るように意図されている。しかしながら、当業者は、よ
り大きい（例えば、８，１６，３２等）ビット数を持つ
和および比較回路に使用される桁上げ先見木構造体を作
り出すために、図７に示された回路が複製され得る手法
を理解するであろう。
【００２９】ダッシュボックスでゲート15Aおよび15Bで
囲まれたゲートは図４に示されたブロック15に含まれ
る。ダッシュボックス16Aおよび16Bで囲まれたゲートは
図４に示されたブロック16に含まれる。ダッシュボック
ス17Aおよび17Bで囲まれたゲートは図４に示されたブロ
ック17に含まれる。ダッシュボックス15A,16Aおよび17A
で囲まれたゲートは、桁上げ先見木構造体14の生成論理
に相当する。ダッシュボックス15B,16Bおよび17Bで囲ま
れたゲートは、桁上げ先見木構造体14の伝播論理に相当
する。ダッシュボックス15A,15B,16Aおよび16Bで囲まれ
たゲートは動的論理ゲートであり、ダッシュボックス17
Aおよび17Bで囲まれた出力ゲートは静的ゲートである。
静的および動的論理ゲートのこの組み合わせは動的ドミ
ノ論理ゲートを形成する。
囲まれたゲートは図４に示されたブロック15に含まれ
る。ダッシュボックス16Aおよび16Bで囲まれたゲートは
図４に示されたブロック16に含まれる。ダッシュボック
ス17Aおよび17Bで囲まれたゲートは図４に示されたブロ
ック17に含まれる。ダッシュボックス15A,16Aおよび17A
で囲まれたゲートは、桁上げ先見木構造体14の生成論理
に相当する。ダッシュボックス15B,16Bおよび17Bで囲ま
れたゲートは、桁上げ先見木構造体14の伝播論理に相当
する。ダッシュボックス15A,15B,16Aおよび16Bで囲まれ
たゲートは動的論理ゲートであり、ダッシュボックス17
Aおよび17Bで囲まれた出力ゲートは静的ゲートである。
静的および動的論理ゲートのこの組み合わせは動的ドミ
ノ論理ゲートを形成する。
【００３０】図４を関して上述されたように、たった２
つのＰＭＯＳ ＦＥＴ55および56が出力Goutを電源電圧V
DDにプルアップするためにクリティカル・タイミング・
パスで使用されている。また、たった３つのＮＭＯＳ
ＦＥＴ57,58および59が、プリチャージド・ノード41か
らグランド（GND）への放電経路を供給するために、ダ
ッシュボックス16Aに含まれる論理ゲートにおけるクリ
ティカル・タイミング・パスに使用されている。同様
に、たった3つのＮＭＯＳ ＦＥＴ61,62および63が、プ
リチャージド・ノード42からグランド（GND）への放電
経路を供給するために、ダッシュボックス15Aに含まれ
る論理ゲートにおけるクリティカル・タイミング・パス
に使用されている。ゲートがクロックEVALに結合された
ＮＭＯＳＦＥＴ59および63は、ＮＭＯＳ ＦＥＴ回路網
への入力値とは無関係に、クロック信号が高でないな
ら、プリチャージド・ノード41および42における電荷は
グランドに放電されないことを確実にする。これは、ま
た、ダッシュボックス15B,16Bおよび17Bに含まれ伝播論
理についての事実でもある。
つのＰＭＯＳ ＦＥＴ55および56が出力Goutを電源電圧V
DDにプルアップするためにクリティカル・タイミング・
パスで使用されている。また、たった３つのＮＭＯＳ
ＦＥＴ57,58および59が、プリチャージド・ノード41か
らグランド（GND）への放電経路を供給するために、ダ
ッシュボックス16Aに含まれる論理ゲートにおけるクリ
ティカル・タイミング・パスに使用されている。同様
に、たった3つのＮＭＯＳ ＦＥＴ61,62および63が、プ
リチャージド・ノード42からグランド（GND）への放電
経路を供給するために、ダッシュボックス15Aに含まれ
る論理ゲートにおけるクリティカル・タイミング・パス
に使用されている。ゲートがクロックEVALに結合された
ＮＭＯＳＦＥＴ59および63は、ＮＭＯＳ ＦＥＴ回路網
への入力値とは無関係に、クロック信号が高でないな
ら、プリチャージド・ノード41および42における電荷は
グランドに放電されないことを確実にする。これは、ま
た、ダッシュボックス15B,16Bおよび17Bに含まれ伝播論
理についての事実でもある。
【００３１】上述のように、クリティカル・タイミング
・パスにおけるＮＭＯＳ ＦＥＴの数を３に制限するこ
とによって、およびクリティカル・タイミング・パスに
おけるＰＭＯＳ ＦＥＴの数を２に制限することによっ
て、桁上げ先見木構造体の速度は最適化される。しかし
ながら、本発明はＮＭＯＳおよびＰＭＯＳ ＦＥＴのこ
のような特定の数には限定されないということは、当業
者に理解されるであろう。これらの当業者は、この論理
配置は性能を最適化する限り好まれるが、他の配置も、
また、使用され得るということを理解するであろう。
・パスにおけるＮＭＯＳ ＦＥＴの数を３に制限するこ
とによって、およびクリティカル・タイミング・パスに
おけるＰＭＯＳ ＦＥＴの数を２に制限することによっ
て、桁上げ先見木構造体の速度は最適化される。しかし
ながら、本発明はＮＭＯＳおよびＰＭＯＳ ＦＥＴのこ
のような特定の数には限定されないということは、当業
者に理解されるであろう。これらの当業者は、この論理
配置は性能を最適化する限り好まれるが、他の配置も、
また、使用され得るということを理解するであろう。
【００３２】図７の動的ドミノ論理回路の動作が、いま
論じられる。クロック信号EVALが低いとき、動的プリチ
ャージド・ノード41,42,43および44は高に充電される。
充電分配による故障を妨ぐために、動的段15A,15B,16A
および16Bにおける間入型プルダウン・ノード48,49,50
および51も、また高にプリチャージされる。それぞれボ
ックス17Aおよび17Bにおける出力GoutおよびPoutは、こ
のとき、常に低く駆動される。クロック信号EVALが高の
とき、動的プリチャージド・ノード41,42,43および44
は、ＮＭＯＳプルダウンＦＥＴ回路網への入力P[0],P
[1],P[2],P[3],G[0],G[1],G[2]およびG[3]がグランド(G
ND）への経路を供給するかどうかに依存して、それらの
電荷を保持するか、または放電するかのいずれかの、そ
れらの妥当な状態に評価する。ボックス17Aおよび17Bに
おける静的ＣＭＯＳ出力ゲートは、このときのそれらの
妥当な状態に、それぞれ参照数字53および54でラベルの
付されたPoutおよびGoutを駆動する。
論じられる。クロック信号EVALが低いとき、動的プリチ
ャージド・ノード41,42,43および44は高に充電される。
充電分配による故障を妨ぐために、動的段15A,15B,16A
および16Bにおける間入型プルダウン・ノード48,49,50
および51も、また高にプリチャージされる。それぞれボ
ックス17Aおよび17Bにおける出力GoutおよびPoutは、こ
のとき、常に低く駆動される。クロック信号EVALが高の
とき、動的プリチャージド・ノード41,42,43および44
は、ＮＭＯＳプルダウンＦＥＴ回路網への入力P[0],P
[1],P[2],P[3],G[0],G[1],G[2]およびG[3]がグランド(G
ND）への経路を供給するかどうかに依存して、それらの
電荷を保持するか、または放電するかのいずれかの、そ
れらの妥当な状態に評価する。ボックス17Aおよび17Bに
おける静的ＣＭＯＳ出力ゲートは、このときのそれらの
妥当な状態に、それぞれ参照数字53および54でラベルの
付されたPoutおよびGoutを駆動する。
【００３３】図５の桁上げ先見木構造体14の第２実施例
の回路図が図８Ａおよび図８Ｂに示されている。図８Ａ
および図８Ｂに示された桁上げ先見木構造体の機能性は
図７に示された桁上げ先見木構造体の機能性に酷似す
る。しかしながら、図７に示された４ビット回路に対比
して、図８Ａおよび８Ｂに示された回路は、ビット０か
ら５に相当する６対の伝播および生成信号を利用する。
当業者は、より大きい（例えば、８，１６，３２等）ビ
ット数を持つ和および比較回路に使用される桁上げ先見
木構造体を作り出すために、図８Ａおよび８Ｂに示され
た回路が複製され得る手法を理解するであろう。
の回路図が図８Ａおよび図８Ｂに示されている。図８Ａ
および図８Ｂに示された桁上げ先見木構造体の機能性は
図７に示された桁上げ先見木構造体の機能性に酷似す
る。しかしながら、図７に示された４ビット回路に対比
して、図８Ａおよび８Ｂに示された回路は、ビット０か
ら５に相当する６対の伝播および生成信号を利用する。
当業者は、より大きい（例えば、８，１６，３２等）ビ
ット数を持つ和および比較回路に使用される桁上げ先見
木構造体を作り出すために、図８Ａおよび８Ｂに示され
た回路が複製され得る手法を理解するであろう。
【００３４】それぞれ図８Ａおよび８Ｂに示された回路
の生成および伝播論理に対するブール関数は、それぞれ
式（９）および（１０）で上に表現された。桁上げ先見
木構造体の生成論理は図８Ａに示され、ダッシュボック
ス18A,19Aおよび20Aに含まれている。桁上げ先見木構造
体の伝播論理は図８Ｂに示され、ダッシュボックス18B,
19Bおよび20Bに含まれている。図８Ｂのボックス18B,19
Bおよび20Bに含まれる伝播論理は、基本的には、図８Ａ
のボックス18A,19Aおよび20Aに含まれる生成論理が動作
する方法と同一の方法で動作するので、ここでは、簡潔
さのために、図８Ａの生成論理の動作のみが記述され
る。また、生成論理の出力Goutだけが和・比較動作に必
要とされるということに気づかれるべきである。それゆ
えに、この実施例にしたがって桁上げ先見木構造体の完
全な記述を供給する目的のために、伝播論理は、主とし
て図解されている。
の生成および伝播論理に対するブール関数は、それぞれ
式（９）および（１０）で上に表現された。桁上げ先見
木構造体の生成論理は図８Ａに示され、ダッシュボック
ス18A,19Aおよび20Aに含まれている。桁上げ先見木構造
体の伝播論理は図８Ｂに示され、ダッシュボックス18B,
19Bおよび20Bに含まれている。図８Ｂのボックス18B,19
Bおよび20Bに含まれる伝播論理は、基本的には、図８Ａ
のボックス18A,19Aおよび20Aに含まれる生成論理が動作
する方法と同一の方法で動作するので、ここでは、簡潔
さのために、図８Ａの生成論理の動作のみが記述され
る。また、生成論理の出力Goutだけが和・比較動作に必
要とされるということに気づかれるべきである。それゆ
えに、この実施例にしたがって桁上げ先見木構造体の完
全な記述を供給する目的のために、伝播論理は、主とし
て図解されている。
【００３５】図８Ａおよび８Ｂにおけるダッシュボック
ス18Aおよび18Bは，図５におけるブロック18に含まれ
る。図８Ａおよび８Ｂにおけるダッシュボックス19Aお
よび19Bは図５におけるボックス19に含まれる。図８Ａ
および８Ｂにおけるダッシュボックス20Aおよび20Bは図
５におけるブロック20に含まれる。本発明の先の実施例
に従って、たった２連のＰＭＯＳ ＦＥＴ71および72が
出力Goutを電源電圧VDDへプルアップするためのクリテ
ィカル・タイミング・パスに供給される。たった３連の
ＮＭＯＳ ＦＥＴがプリチャージド・ノード78,79および
80をグランド(GND)へ放電するためのクリティカル・タ
イミング・パスに供給される。ダッシュボックス19Aに
おいて、これらのＮＭＯＳ ＦＥＴは参照数字74,75およ
び76で、ラベルがつけられている。ダッシュボックス18
Aにおいて、これらのＮＭＯＳ ＦＥＴは参照数字81,82
および83で、ラベルがつけられている。グランドへのク
リティカル・タイミング・パスにおける連続ＮＭＯＳ
ＦＥＴの数を最小化することにより、および出力Goutを
電源電圧VDDへプルアップするのに使用されるＰＭＯＳ
ＦＥＴの数を最小化することにより、桁上げ先見木構造
体の速度は最適化される。
ス18Aおよび18Bは，図５におけるブロック18に含まれ
る。図８Ａおよび８Ｂにおけるダッシュボックス19Aお
よび19Bは図５におけるボックス19に含まれる。図８Ａ
および８Ｂにおけるダッシュボックス20Aおよび20Bは図
５におけるブロック20に含まれる。本発明の先の実施例
に従って、たった２連のＰＭＯＳ ＦＥＴ71および72が
出力Goutを電源電圧VDDへプルアップするためのクリテ
ィカル・タイミング・パスに供給される。たった３連の
ＮＭＯＳ ＦＥＴがプリチャージド・ノード78,79および
80をグランド(GND)へ放電するためのクリティカル・タ
イミング・パスに供給される。ダッシュボックス19Aに
おいて、これらのＮＭＯＳ ＦＥＴは参照数字74,75およ
び76で、ラベルがつけられている。ダッシュボックス18
Aにおいて、これらのＮＭＯＳ ＦＥＴは参照数字81,82
および83で、ラベルがつけられている。グランドへのク
リティカル・タイミング・パスにおける連続ＮＭＯＳ
ＦＥＴの数を最小化することにより、および出力Goutを
電源電圧VDDへプルアップするのに使用されるＰＭＯＳ
ＦＥＴの数を最小化することにより、桁上げ先見木構造
体の速度は最適化される。
【００３６】図８Ａに示された６ビット桁上げ先見木構
造体において、クリティカル・タイミング・パスにおけ
る一連のＮＭＯＳ ＦＥＴの数は、グランドへの放電経
路を制御するクロックドＮＭＯＳ ＦＥＴ（例えば、図
７における59および63）を除去することにより、３つに
減らすことができる。グランドへ接続されるクロックド
ＮＭＯＳ ＦＥＴは、非クロックド回路、すなわち、ク
ロックドＮＭＯＳ ＦＥＴを使用しない回路が、図７に
示されるようなクロックド回路により先行されるという
条件で除去され得る。本発明の好ましい実施例に従っ
て、図８Ａに示されたような非クロックド桁上げ先見木
構造体は、図７に示されたようなクロックド桁上げ先見
木構造体により先行される。このことは、各桁上げ先見
木構造におけるクリティカル・パスのＮＭＯＳ ＦＥＴ
の数を３つに制限することを許容する。
造体において、クリティカル・タイミング・パスにおけ
る一連のＮＭＯＳ ＦＥＴの数は、グランドへの放電経
路を制御するクロックドＮＭＯＳ ＦＥＴ（例えば、図
７における59および63）を除去することにより、３つに
減らすことができる。グランドへ接続されるクロックド
ＮＭＯＳ ＦＥＴは、非クロックド回路、すなわち、ク
ロックドＮＭＯＳ ＦＥＴを使用しない回路が、図７に
示されるようなクロックド回路により先行されるという
条件で除去され得る。本発明の好ましい実施例に従っ
て、図８Ａに示されたような非クロックド桁上げ先見木
構造体は、図７に示されたようなクロックド桁上げ先見
木構造体により先行される。このことは、各桁上げ先見
木構造におけるクリティカル・パスのＮＭＯＳ ＦＥＴ
の数を３つに制限することを許容する。
【００３７】プリチャージド・ノード78,79および80
は、それぞれインバータ87および88にそれらのゲートが
結合されたキーパＦＥＴ85および86によりプリチャージ
される。キーパＦＥＴ85および86は、ノード78,79およ
び80上の電荷が出血するのを、すなわち、それらの電荷
を失うのを防ぐ。このようにして、キーパＦＥＴ85およ
び86は、ＮＭＯＳ ＦＥＴ70-76および81-83の入力P[0]-
P[5]およびG[0]-G[5]が、プリチャージド・ノード78,79
および80をグランドへ放電させるまでプリチャージド・
ノード上の電荷を維持する。
は、それぞれインバータ87および88にそれらのゲートが
結合されたキーパＦＥＴ85および86によりプリチャージ
される。キーパＦＥＴ85および86は、ノード78,79およ
び80上の電荷が出血するのを、すなわち、それらの電荷
を失うのを防ぐ。このようにして、キーパＦＥＴ85およ
び86は、ＮＭＯＳ ＦＥＴ70-76および81-83の入力P[0]-
P[5]およびG[0]-G[5]が、プリチャージド・ノード78,79
および80をグランドへ放電させるまでプリチャージド・
ノード上の電荷を維持する。
【００３８】上述のように、図８Ｂにおけるダッシュボ
ックス18B,19Bおよび20Bに含まれる伝播論理回路の作用
は、基本的には、詳細に上述された図８Ａにおけるダッ
シュボックス18A,19Aおよび20Aに含まれる生成論理回路
の作用と同一である。それゆえ、簡潔さのために、伝播
論理の詳細な議論は、ここでは供給されない。しかしな
がら、伝播論理も、また、グランドへの放電経路を供給
するクリティカル・タイミング・パスにおいて、たった
３連のＮＭＯＳ ＦＥＴ98,99,101または103,104,106で
実施するということに注目するべきである。また、ダッ
シュボックス20Bに含まれる静的ゲートのみが、出力P
outをVDDへプルアップするのに2連のＰＭＯＳ ＦＥＴを
使用する。上述のように、本発明の和および比較演算
は、桁上げ先見木構造の生成論理の出力Goutを使用する
だけである。それゆえ、伝播論理は本発明では重大でな
いということが当業者に理解されよう。
ックス18B,19Bおよび20Bに含まれる伝播論理回路の作用
は、基本的には、詳細に上述された図８Ａにおけるダッ
シュボックス18A,19Aおよび20Aに含まれる生成論理回路
の作用と同一である。それゆえ、簡潔さのために、伝播
論理の詳細な議論は、ここでは供給されない。しかしな
がら、伝播論理も、また、グランドへの放電経路を供給
するクリティカル・タイミング・パスにおいて、たった
３連のＮＭＯＳ ＦＥＴ98,99,101または103,104,106で
実施するということに注目するべきである。また、ダッ
シュボックス20Bに含まれる静的ゲートのみが、出力P
outをVDDへプルアップするのに2連のＰＭＯＳ ＦＥＴを
使用する。上述のように、本発明の和および比較演算
は、桁上げ先見木構造の生成論理の出力Goutを使用する
だけである。それゆえ、伝播論理は本発明では重大でな
いということが当業者に理解されよう。
【００３９】本発明は、好ましい実施例について記述さ
れてきたということ、および本発明はこれらの実施例に
限定されないということに注目されるべきである。当業
者は、本発明の範囲内にある、上に議論された実施例に
対して、変更がされ得るということを理解するであろ
う。
れてきたということ、および本発明はこれらの実施例に
限定されないということに注目されるべきである。当業
者は、本発明の範囲内にある、上に議論された実施例に
対して、変更がされ得るということを理解するであろ
う。
【００４０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００４１】[実施態様１]Aが第1オペランド、Bが第2オ
ペランド、Kが定数であるとき、式A+B>=Kが真であるか
どうかを決定するための和・比較演算を実行する装置(1
0)であって、複数ビットから成り加数に相当する第1オ
ペランドAと，複数ビットから成り被加数に相当する第2
オペランドBと、複数ビットから成り定数Kの2の補数に
相当する第3オペランドJとを受け取る伝播／生成論理ブ
ロック(12)を有し、前記伝播／生成論理ブロック(12)
は、第1の和を得るために前記オペランドAを前記オペラ
ンドBに加算するように構成された論理(21A,21B,21Cお
よび21D)を有し、前記伝播／生成論理ブロック(12)は、
複数の伝播信号および複数の生成信号を得るために、前
記第1の和を前記オペランドJに加算するように構成され
た論理を有し、前記伝播および生成信号は前記伝播／生
成論理ブロック(12)からの出力である、伝播／生成論理
ブロック(12)と、前記伝播／生成論理ブロック(12)から
出力された前記伝播および生成信号を受け取る桁上げ先
見木構造体(14)であって、該桁上げ先見木構造体(14)
は、式A+B>=Kが真であるかどうかを決定するために解析
される出力Goutを生成するように前記伝播および生成信
号について演算するように構成された論理(15A,16Aおよ
び17A)を有する、桁上げ先見木構造体(14)と、を備えて
成る装置。
ペランド、Kが定数であるとき、式A+B>=Kが真であるか
どうかを決定するための和・比較演算を実行する装置(1
0)であって、複数ビットから成り加数に相当する第1オ
ペランドAと，複数ビットから成り被加数に相当する第2
オペランドBと、複数ビットから成り定数Kの2の補数に
相当する第3オペランドJとを受け取る伝播／生成論理ブ
ロック(12)を有し、前記伝播／生成論理ブロック(12)
は、第1の和を得るために前記オペランドAを前記オペラ
ンドBに加算するように構成された論理(21A,21B,21Cお
よび21D)を有し、前記伝播／生成論理ブロック(12)は、
複数の伝播信号および複数の生成信号を得るために、前
記第1の和を前記オペランドJに加算するように構成され
た論理を有し、前記伝播および生成信号は前記伝播／生
成論理ブロック(12)からの出力である、伝播／生成論理
ブロック(12)と、前記伝播／生成論理ブロック(12)から
出力された前記伝播および生成信号を受け取る桁上げ先
見木構造体(14)であって、該桁上げ先見木構造体(14)
は、式A+B>=Kが真であるかどうかを決定するために解析
される出力Goutを生成するように前記伝播および生成信
号について演算するように構成された論理(15A,16Aおよ
び17A)を有する、桁上げ先見木構造体(14)と、を備えて
成る装置。
【００４２】[実施態様２]前記桁上げ先見木構造体(14)
は、動的ドミノ論理(15A,15B,16A,16B,17A,17B)を使用
して実施されることを特徴とする、実施態様１に記載の
装置(10)。
は、動的ドミノ論理(15A,15B,16A,16B,17A,17B)を使用
して実施されることを特徴とする、実施態様１に記載の
装置(10)。
【００４３】[実施態様３]前記伝播／生成論理ブロック
(12)は、前記伝播信号を得るために第1ブール論理関数P
i=(Ai XOR Bi XOR Ji) OR (Ai-1Bi-1 OR Ai-1Ji-1 OR B
i-1Ji-1)を実行するように構成された論理(21A,21Bおよ
び21D)を有し、前記伝播／生成論理ブロック(12)は、前
記生成信号を得るために第2ブール論理関数Gi=(Ai XOR
Bi XOR J i) AND (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1)
を実行するように構成された論理(21A,21Bおよび21C)を
有し、iはオペランドA,BおよびJの特定のビットに対応
し、0と(n-1)の間の数であり、nはオペランドAまたはB
のどちらかを有するビットの総数に対応する、ことを特
徴とする、実施態様２に記載の装置(10)。
(12)は、前記伝播信号を得るために第1ブール論理関数P
i=(Ai XOR Bi XOR Ji) OR (Ai-1Bi-1 OR Ai-1Ji-1 OR B
i-1Ji-1)を実行するように構成された論理(21A,21Bおよ
び21D)を有し、前記伝播／生成論理ブロック(12)は、前
記生成信号を得るために第2ブール論理関数Gi=(Ai XOR
Bi XOR J i) AND (Ai-1Bi-1 OR Ai-1Ji-1 OR Bi-1Ji-1)
を実行するように構成された論理(21A,21Bおよび21C)を
有し、iはオペランドA,BおよびJの特定のビットに対応
し、0と(n-1)の間の数であり、nはオペランドAまたはB
のどちらかを有するビットの総数に対応する、ことを特
徴とする、実施態様２に記載の装置(10)。
【００４４】[実施態様４]前記第1および第2論理関数の
論理関数(Ai XOR Bi XOR Ji)および(Ai-1Bi-1 ORAi-1J
i-1 OR Bi-1Ji-1)は、プリチャージド動的論理ゲート(2
1A,21B)を用いて実施されることを特徴とする、実施態
様３に記載の装置(10)。
論理関数(Ai XOR Bi XOR Ji)および(Ai-1Bi-1 ORAi-1J
i-1 OR Bi-1Ji-1)は、プリチャージド動的論理ゲート(2
1A,21B)を用いて実施されることを特徴とする、実施態
様３に記載の装置(10)。
【００４５】[実施態様５]前記桁上げ先見木構造体(14)
は、第3ブール論理関数Gout=Gi OR Pi(Gi-1 OR P i-1(G
i-2 OR Pi-2Gi-3))を実行することにより出力Goutを得
ることを特徴とする、実施態様４に記載の装置(10)。
は、第3ブール論理関数Gout=Gi OR Pi(Gi-1 OR P i-1(G
i-2 OR Pi-2Gi-3))を実行することにより出力Goutを得
ることを特徴とする、実施態様４に記載の装置(10)。
【００４６】[実施態様６]前記第３ブール論理関数は動
的ドミノ論理回路(15A,16Aおよび17A)として実施される
ことを特徴とする、実施態様５に記載の装置(10)。
的ドミノ論理回路(15A,16Aおよび17A)として実施される
ことを特徴とする、実施態様５に記載の装置(10)。
【００４７】[実施態様７]前記桁上げ先見木構造体(14)
の動的ドミノ論理回路(15A,16Aおよび17A)は、複数のプ
リチャージド論理ゲート(15A,16A)および少なくとも1つ
の静的相補型金属酸化物半導体(CMOS)出力ゲート(17A)
を有し、前記プリチャージド論理ゲートの各々は複数の
電界効果トランジスタ(57,58,59,61,62,63)を有し、特
定のプリチャージド論理ゲートの電界効果トランジスタ
は、該特定のプリチャージド論理ゲートのプリチャージ
ド・ノードをグランド(GND)に接続する複数の経路を供
給し、前記プリチャージド論理ゲートの各々における前
記経路の１つはクリティカル・タイミング・パスに対応
することを特徴とする、実施態様６に記載の装置(10)。
の動的ドミノ論理回路(15A,16Aおよび17A)は、複数のプ
リチャージド論理ゲート(15A,16A)および少なくとも1つ
の静的相補型金属酸化物半導体(CMOS)出力ゲート(17A)
を有し、前記プリチャージド論理ゲートの各々は複数の
電界効果トランジスタ(57,58,59,61,62,63)を有し、特
定のプリチャージド論理ゲートの電界効果トランジスタ
は、該特定のプリチャージド論理ゲートのプリチャージ
ド・ノードをグランド(GND)に接続する複数の経路を供
給し、前記プリチャージド論理ゲートの各々における前
記経路の１つはクリティカル・タイミング・パスに対応
することを特徴とする、実施態様６に記載の装置(10)。
【００４８】[実施態様８]各プリチャージド論理ゲート
における前記クリティカル・タイミング・パスは、前記
プリチャージド・ノード(41)とグラント(GND)との間に
直列に接続された３つの電界効果トランジスタ(57,58,5
9,61,62,63)を備えて成ることを特徴とする、前記実施
態様７に記載の装置(10)。
における前記クリティカル・タイミング・パスは、前記
プリチャージド・ノード(41)とグラント(GND)との間に
直列に接続された３つの電界効果トランジスタ(57,58,5
9,61,62,63)を備えて成ることを特徴とする、前記実施
態様７に記載の装置(10)。
【００４９】[実施態様９]静的相補型金属酸化物半導体
(CMOS)出力ゲート(17A)は、前記出力Goutを電源電圧VDD
へ結合する２つの直列電界効果トランジスタ(55,56)を
備えて成ることを特徴とする、実施態様８に記載の装置
(10)。
(CMOS)出力ゲート(17A)は、前記出力Goutを電源電圧VDD
へ結合する２つの直列電界効果トランジスタ(55,56)を
備えて成ることを特徴とする、実施態様８に記載の装置
(10)。
【００５０】[実施態様１０]Aが第1オペランド、Bが第2
オペランド、Kが定数であるとき、式A+B>=Kが真である
かどうかを決定するための和・比較演算を実行する方法
であって、複数ビットから成り加数に相当する第1オペ
ランドAと，複数ビットから成り被加数に相当する第2オ
ペランドBと、複数ビットから成り定数Kの2の補数に相
当する第3オペランドJを得る(12)ステップと、前記オペ
ランドAを前記オペランドBに加算して、第１の和を得る
ステップと、前記第1の和を前記オペランドJに加算し
て、複数の伝播信号および複数の生成信号を得るステッ
プと、前記式A+B>=Kが真であるかどうかを決定するため
に解析され得る前記出力Goutを発生するように、桁上げ
先見木構造体(14)における前記伝播および生成信号につ
いて演算するステップと、を備えて成る方法。
オペランド、Kが定数であるとき、式A+B>=Kが真である
かどうかを決定するための和・比較演算を実行する方法
であって、複数ビットから成り加数に相当する第1オペ
ランドAと，複数ビットから成り被加数に相当する第2オ
ペランドBと、複数ビットから成り定数Kの2の補数に相
当する第3オペランドJを得る(12)ステップと、前記オペ
ランドAを前記オペランドBに加算して、第１の和を得る
ステップと、前記第1の和を前記オペランドJに加算し
て、複数の伝播信号および複数の生成信号を得るステッ
プと、前記式A+B>=Kが真であるかどうかを決定するため
に解析され得る前記出力Goutを発生するように、桁上げ
先見木構造体(14)における前記伝播および生成信号につ
いて演算するステップと、を備えて成る方法。
【００５１】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、伝播遅延を最小化し、和および比較回路を実
施するのに要求されるダイ領域の量を最小化する和およ
び比較回路を提供することができる。
とにより、伝播遅延を最小化し、和および比較回路を実
施するのに要求されるダイ領域の量を最小化する和およ
び比較回路を提供することができる。
【図１】２つのオペランドの和を得て、その和を定数と
比較するために使用される典型的な和および比較回路の
ブロック図である。
比較するために使用される典型的な和および比較回路の
ブロック図である。
【図２】二進木構造を有する典型的な桁上げ先見加算器
のブロック図である。
のブロック図である。
【図３】本発明の和および比較回路のブロック図であ
る。
る。
【図４】図３に示された和および比較回路に含まれる桁
上げ先見木構造体の第１実施例の詳細ブロック図であ
る。
上げ先見木構造体の第１実施例の詳細ブロック図であ
る。
【図５】図３に示された和および比較回路に含まれる桁
上げ先見木構造体の第２実施例の詳細ブロック図であ
る。
上げ先見木構造体の第２実施例の詳細ブロック図であ
る。
【図６】図３に示された伝播／生成論理ブロックの回路
図である。
図である。
【図７】図４に示された桁上げ木構造の回路図である。
【図８Ａ】図５に示された桁上げ先見木構造体の回路図
である。
である。
【図８Ｂ】図５に示された桁上げ先見木構造体の回路図
である。
である。
【符号の説明】 10：装置 12：伝播／生成論理ブロック 14：桁上げ先見木構造体 15A：動的ドミノ論理 15B：動的ドミノ論理 16A：動的ドミノ論理 16B：動的ドミノ論理 17A：動的ドミノ論理 17B：動的ドミノ論理 21A：ゲート 21B：ゲート 21C：静的ＣＭＯＳ出力ゲート 21D：静的ＣＭＯＳ出力ゲート
Claims (1)
- 【請求項１】Aが第1オペランド、Bが第2オペランド、K
が定数であるとき、式A+B>=Kが真であるかどうかを決定
するための和・比較演算を実行する装置であって、 複数ビットから成り加数に相当する第1オペランドAと，
複数ビットから成り被加数に相当する第2オペランドB
と、複数ビットから成り定数Kの2の補数に相当する第3
オペランドJとを受け取る伝播／生成論理ブロックを有
し、 前記伝播／生成論理ブロックは、第1の和を得るために
前記オペランドAを前記オペランドBに加算するように構
成された論理を有し、 前記伝播／生成論理ブロックは、複数の伝播信号および
複数の生成信号を得るために、前記第1の和を前記オペ
ランドJに加算するように構成された論理を有し、 前記伝播および生成信号は前記伝播／生成論理ブロック
からの出力である、伝播／生成論理ブロックと、 前記伝播／生成論理ブロックから出力された前記伝播お
よび生成信号を受け取る桁上げ先見木構造体であって、
該桁上げ先見木構造体は、式A+B>=Kが真であるかどうか
を決定するために解析される出力Goutを生成するように
前記伝播および生成信号について演算するように構成さ
れた論理を有する、桁上げ先見木構造体と、 を備えて成る装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/228,666 US6292818B1 (en) | 1999-01-12 | 1999-01-12 | Method and apparatus for performing a sum-and-compare operation |
| US228666 | 1999-01-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=22858120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002860A Expired - Fee Related JP3676161B2 (ja) | 1999-01-12 | 2000-01-11 | 和・比較演算を実行するための方法および装置 |
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| Country | Link |
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| JP (1) | JP3676161B2 (ja) |
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| US6598066B1 (en) * | 2000-05-23 | 2003-07-22 | Sun Microsystems, Inc. | Fast carry-out generation |
| US6466056B1 (en) * | 2001-03-02 | 2002-10-15 | Hewlett-Packard Company | Wide dynamic “NOR” gate |
| US6820109B2 (en) * | 2001-09-07 | 2004-11-16 | Stmicroelectronics, Inc. | System and method for predictive comparator following addition |
| US7428568B2 (en) * | 2001-09-21 | 2008-09-23 | Intel Corporation | Symmetric cascaded domino carry generate circuit |
| US6865590B2 (en) * | 2001-12-10 | 2005-03-08 | Infineon Technologies Ag | Three input variable subfield comparation for fast matching |
| US7149768B2 (en) * | 2002-10-15 | 2006-12-12 | Ceva D.S.P. Ltd. | 3-input arithmetic logic unit |
| US7437402B1 (en) * | 2004-02-25 | 2008-10-14 | Analog Devices, Inc. | Low-power, high-speed word comparator |
| US20110078424A1 (en) * | 2009-09-30 | 2011-03-31 | International Business Machines Corporation | Optimizing program code using branch elimination |
| US9021194B2 (en) | 2011-08-19 | 2015-04-28 | Freescale Semiconductor, Inc. | Memory management unit tag memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-01-12 US US09/228,666 patent/US6292818B1/en not_active Expired - Fee Related
-
2000
- 2000-01-11 JP JP2000002860A patent/JP3676161B2/ja not_active Expired - Fee Related
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