JPS60171535A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は中央処理装置の演算装置における除算装置に関
する。

〔従来技術〕

従来の大型計算機の除算方式には引放し方式があるが、
１回の繰返しで複数ビットを得ることができないため、
性能上の欠点がある。

次に、被除数をＸ、除数をＹ、剰余をＲとしたとき、一
度にＲ−３Ｙ　、　Ｒ−Ｙ　、　Ｒ＋Ｙ　、　Ｒ＋３Ｙ
の４つのケースを同時に発生し、　Ｒ−２ＹとＲ＋２Ｙ
の符号を調べる回路によって前記４つのケースのいずれ
かを選択する方式がある。しかし、この方式はパードウ
葦ア量が大きく、性能的にも優れていない。

近年大型計算機では２乗算器の高速且つ大型化に対応し
て収束型除算と呼ばれる除算方式が採用されていること
が多い。これは被除数をＸ、除数をＹとすると８分子分
母にともに飄を乗じていきＹＸＮ１×Ｎ２×・・・×Ｎ
ｋを１に収束させることによシＸｘＮ１×Ｎ２×・・・
×Ｎｋを商に収束させる方法である。

しかし、この方式で得られる商は常に真の商に対して絶
対値で小さ目に算出され２割切れるケースでは商の最後
の１ビツトが他の方式と異なることがあるなどの欠点が
ある。加えて、剰余を保持していないため、従来の方式
に一致させようとすると商の補正に手間取り、高速性を
活かせない。しかも、この方式は乗算器の能力が小さい
とそのアルゴリズムに見当った性能が出ない。

また、従来、特願昭５５−１１５５３２号明細書に記載
された除算装置がある。これは、除数の近似逆数をめて
該近似逆数を基に商を得るようにした除算装置である。

この除算装置は、被除数Ｘと除数Ｙとから商をｈ進法で
める装置であって。

除数の近似逆数をめる手段と、除数と前記近似逆数との
積である補正数をめる手段と、被除数と前記近似逆数と
の積を基にして１番目の板部会商（部分剰余）Ｒ１をめ
る手段と、ｉ番目の板部会商Ｒ１の所定桁以下を、基準
値以上の時切り上げ基準値より小さい時効シ捨てて（こ
れは９例えば四捨五入である）、ｉ番目の部分商Ｑ、を
める丸め手段と、ｉ番目の板部会商Ｒｉから、前記補正
数と１番目の部分商Ｑ　との積を減じた差を６倍して。

（ｉ＋１）番目の板部会商Ｒ，＋、をめる手段と。

（ｉ＋１）番目の板部会商Ｒ１＋１の正または負に応じ
て１番目の部分商Ｑ、からＯまたは１を減じた値の法り
の主鎖を、商の上位から１番目の部分商とする部分商補
正手段とを含んでいる。

この除算装置の計算過程を具体的数値をあげて説明する
。以下の例はｈ＝ｉ　ｏ　ｏの場合で被除数Ｘ−０，１
２３４５６、除数Ｙ＝０．４５６７８９の場合である。

即ち。

０．１２３４５６÷０．４５６７８９ をめる。

０．４５６７８９の近似逆数Ｔは２．１８９　とする。

即ち ’ｉ”＝２．１８９ である。また除数Ｙと近似逆数Ｔとの積である補正数り
は Ｄ＝ＹＸＴ＝０．９９９９１１ である。また被除数Ｘと近似逆数Ｔとの積である板部会
商Ｒ１は Ｒ４＝ＸＸＴ＝０．２７０２４５ である。１番目の部分商Ｑ１は板部会商Ｒ１の小数点以
下を四捨五入して得られる。即ち Ｑ１＝００ である。そして２番目の板部会商Ｒ２は１番目の板部会
商Ｒ１から補正数りと１番目の部分商Ｑ、との積を減じ
た差を６倍して得られる。即ち Ｒ２＝（Ｒ１−ＱｌｘＤ）ｘ１００＝２７．０２４５で
ある。２番目の部分商Ｑ２は２番目の板部会商Ｒ２の小
数点以下を四捨五入して得られる。即ちＱ２＝２７ である。部分商補正手段は２番目の板部会商Ｒ２が正だ
から１番目の部分商Ｑ１から０を減じたｆ直（ｆｉｌｌ
ち０）を商の上位から１番目の部分商Ｑ１′　とする。

即ち Ｑ、’＝ＯＯ である。３番目の板部会商Ｒ３は２番目の板部会商Ｒ５
＝（Ｒ２−Ｑ２×Ｄ）×１００＝２．６９０３である。

３番目の部分商Ｑ３は上記同様３番−の板部会商Ｒ３の
小数点以下を四捨五入して得られる。

即ち Ｑ３＝０３ である。なお部分商補正手段は３番目の板部会商Ｒ３が
正だから２番目の部分商Ｑ２からＯを減じた値（即ち２
７）を商の上位から２番目の部分商Ｑ２′とする。即ち Ｑ２’＝２７ である。

次に４番目の板部会商Ｒ４は上述した３番目の板部会商
Ｒ６と同様にして得られる。即ちＲ４＝（Ｒ３−Ｑ３Ｘ
Ｄ）Ｘ１００＝−３０，９４３３である。４番目の部分
商Ｑ４は上述と同様４番目の板部会商Ｒ４の小数点以下
を四捨五入して得られる。

即ち Ｑ４＝−３１ である。なお２部分商補正手段は４番目の板部会商Ｒ４
が負だから３番目の部分商Ｑ３から１を減じた値（即ち
０２）を商の上位から３番目の部分商Ｑ３′　とする。

即ち Ｑ３′＝０２ である。

次に５番目の板部会商Ｒ５は同様にして得られＲ５＝（
Ｒ４−Ｑ４ＸＤ）Ｘ１００＝５．３９４１である。また
、５番目の部分商Ｑ５も同様に得られ５−０５ である。ただしとのＱ５は商の有効桁数外であり不用で
ある。なお部分商補正手段は５番目の板部会商Ｒ５が正
であり、且つ、３番目の部分商Ｑ３から１を減じた際の
補正から４番目の部分商Ｑ４に１００を加えた値（即ち
６９）を商の上位から４番目の部分商Ｑ４′　とする。

即ち Ｑ４′＝６９ である。

、そして商レジスタには部分商補正手段の出力Ｑ１’　
ｌ　Ｑ２’　Ｉ　Ｑ７　＋　Ｑ４’を基に小数点を考慮
した正しい商が得られる。即ち、商レジスタには正しい
商００．２７０２６９ が得られる。

上述した特願昭５５−１１５５３２号の除算装置は。

部分商補正手段の回路構成が複雑で、ＬＳＩ化すると大
形化する欠点がある。

〔発明の目的〕

本発明の目的は、上述した欠点を除去し、上述した部分
商補正手段の代りに回路構成が単純な加算手段を用いた
。ＬＳＩ化に適した。高速の除算装置を提供することに
ある。

〔発明の構成〕

本発明によれば。

被除数と除数とから商をｈ進法でめる除算装置において
。

前記除数の近似逆数をめる手段と。

前記除数と前記近似逆数との積である補正数をめる手段
と。

前記被除数に前記近似逆数を乗じて１番目の板部会商Ｒ
１をめる手段と。

ｉ番目の板部会商Ｒ，の所定桁以下を基準値以上の時切
り上げ基準値より小さい時切り捨てて１番目の部分商Ｑ
、をめる部分商算出手段と。

前記１番目の板部会商Ｒ，から＋？’＋１記補正数とｉ
番目の部分商Ｑとの積を引いた差をｈのｔ乗倍（ｔは正
の整数）して（ｉ＋１）番目の板部会商Ｒ，＋１′！ｉ
−求める部分除算手段と。

（＋−１）番目までの部分商の総和とｉ番目の部分商Ｑ
、とをｈの４乗倍の桁合せをしながら加算する加算手段
とを含み。

該加算手段の出力を基に、正しい商を得るようにした除
算装置が得られる。

〔発明の原理〕

本発明は以下の原理から成シ立っている。

被除数Ｘ、除数Ｙはともにｈ進数で予め正規化されてい
るとする。商ｑは式■で表わされその範囲は弐〇で表わ
される。

ｑ−■　■ ｌｑｌ　＜ｈ　■ 除数Ｙの近似逆数Ｔを式■が成立するように選ぶ。

式■の分子分母に近似逆数Ｔを乗じてそれぞれＲ１＋　
Ｄで表わす。

Ｘ−Ｔ　Ｒ１Ｒ１ ｑ＝百−下一信コ　０ Ｄ＝１＋δよりＲ４の小数点以下を基準値以上の時切り
上げ基準値より小さい時切り捨てて（例えば四捨五入し
て）、その整数部を取出し初回の部分商Ｑ１とする。

Ｑ、＝〔Ｒ，＋Ｔ）、　■ 〔Ａ）Ｇはガウスの記号を表し、Ａよシ小さい整数の最
大値を表す。

部分商Ｑ１に対する剰余Ｘ２を式■で表わす。

Ｘ２＝　（Ｘ−Ｑ４．Ｙ）・ｈ′　０ 次に被除数を剰余Ｘ２．除数Ｙとして以下の展開を行な
い部分商Ｑ２をめる。

ｘ２　ｘ２・Ｔ　Ｒ２ Ｑ２　＝ｙ　＝〒Ｔ＝Ｄ　■ Ｘ２に近似逆数Ｔを乗じてＲ２と定義するとＲ２はカ■
のように展開される。

Ｒ２＝Ｘ２Ｔ＝　（Ｘ−Ｑｌ・Ｙ）・Ｔ−ｈ’＝　（Ｒ
，−Ｑ、・Ｄ）・ｈ６　■ ここでＩｑ２の範囲について調べる。式のと弐〇がら １ ｑ２　＝　（−ｙ　−Ｑ、　）・ｈ′ ＝（ｑ−Ｑ、）・ｈＬ　■ 式■と式■よシ Ｑ１＝　〔ｑ＋ｑδ十委〕。　［相］ １ｑａｌ＜ｈｚ、　１　、ｈ−ｔ＝−！−■２ を得る。

ε＝　ｑＪ　＋Ｔ　Ｏ でεを定義すると ０くε〈ｌ。

となる。これよシ Ｑ、＝［ｑ＋ε〕。　■ となシ １ｑ−Ｑ、ｌ（１■ を満たす。

従って式■よシ １ｑ２１≦Ｉｑ−Ｑ、ｌ・ｈ’（ｈ’　［相］を得る。

部分商Ｑ２はＤ＝１＋δキ１よＪ　Ｒ２の小数点以下を
前述と同様に切り上げまたは切シ捨てて弐〇によりめる
。

１　■ Ｑ２＝［Ｒ２＋ｙ）。

以下９次に示す漸化式により展開する。

Ｘｉ＋１　＝　（Ｘｉ−Ｑｉ・Ｙ）・ｈＬ　［相］Ｘ　
ｉ＋１−五ビーと　。

ｑｉ＋＋＝〒−Ｙ−Ｔ　Ｄ Ｒ，＋、＝　（Ｒ，−ＱｌＤ）・ｈｔ＠Ｑ、＋げＣ”ｋ
＋１　＋　２　）Ｇ　Ｏｉ　＝　１ではｌ　Ｘ、＝Ｘ　
、　ｑ、＝ｑを表わす。

式Ｏと式■から （Ｊ＝（ｑｌ＋ｑ１・δ＋１）。　＠ を得る。

Ｉｑ、ｌ＜ｈ’　■ を仮定すると式［相］から式［相］の展開と全く同様に
して ｌｑ［Ｑｌｌ＜１　６ を得る。

式■と式［相］から ｑ１＋１＝（ｑｌ−Ｑθ・ｈｔ　［相］よシ １（１１＋１１　＜　ｈ’　＠ を得る。

ｔ≧２とすれば式■と式［相］から数学的帰納法により
剰余Ｘ、に対する商ｑ、は常に式Ｏを満たしており！ これから毎回ｈ　ビットの商を得ていることがわがる。

式［相］を展開して式Ｏを得る。

Ｙで割って ｌ　ｑｍ−Ｍ　ｌ　＜　”　よＪａｍ個の部分商Ｑ１の
加算結果の精度はｈ−（ｍ−１）ｊである。

ｍ個の部分商から必要な精度桁迄求まったとする。その
際、最後の剰余Ｘｍ＋、が被除数Ｘと一致している必要
がある。

即ち、ＸとＹが同符号ならばｑｍ＋１≧ｏ、ｘとＹが異
符号ならばｒ　ｑｍ＋１≦０となっている必要がある。

また＋　ｑ１ｙｌ＋１の符号はＲｍ＋１の符号に一致す
る。

”ｍ＋１　＝　９ｍ＋１　＝　０ならば割切れたことを
示し、商の補正は不要である。゛ ＸとＹが異符号でＲｍ＋ｊ　＞　０ならば下記の補正を
する。

ＸとＹが同符号でＲｒｎ＋、＜０ならば下記の補正をす
る。

即ち、商の最下位桁に±１の補正を行なうことで従来と
同じ商が得られる。

ところで、Ｘ、とＲ２は式■から ｎ、＝ｘｉ−ｒ　’　＠ の関係にあり、除傅アルプリズムからはＲｉ、　Ｘ。

ともに剰余と呼んで差しつかえない。町は実際の・・−
μウェア上に表われる。なお、以後はＲ，を板部会商と
称す。

〔実施例〕

次に本発明の実施例について図面を参照しで説明する。

第１図を参照すると２本発明の一実施例による除算装置
の回路構成が示されている。本実施例では、データは１
６進数を１桁として取扱い、商を１６進２桁ずつ得る。

即ちｈ＝１６であｔ）　ｔ　ｔ　＝２である。また２本
実施例の除算装置に入力される被除数Ｘ及び除数Ｙは正
規化されているとする。

除数Ｙは除数レジスタ２にセットされ、近似逆数Ｔをめ
るため逆数テーブル１４を索引する。

除数Ｙは除数レジスタ２から被乗数レジスタ１に入力さ
れ、逆数テーブル１４で得られる近似逆数Ｔは乗数レジ
スタ３にセットされる。

被乗数レジスタ１と乗数レジスタ３の内容は乗算器８で
乗算され、キャリーセーブアダー（Ｃ８Ａ）９を通り、
受けのレジスタ４とレジスタ５にセットされる。レジス
タ４とレジスタ５の内容はフルアダー１０で全加算され
、レジスタ６にセットされる。このとき、レジスタ６に
はＤ＝Ｙ−Ｔの値が得られている。除数Ｙに続いて被除
数Ｘは近似逆数Ｔと乗算される。これによって第１番目
の板部会商Ｒ１がレジスタ６に得られると同時に、レジ
スタ６にあったＤの値は被乗数レジスタｌに２桁左シフ
トした形で戻され、以後りの値は被乗数レジスタ１に常
駐する。このとき、Ｄの値はＤ−１６２となる。

レジスタ６に第１番目の板部会商Ｒ１が得られると、こ
の板部会商Ｒ１の整数部及び小数点以下１ビツトが部分
商算出回路１１に入力され、第１番目の部分商Ｑ、を得
る。

部分商算出回路１１は、第２図に示すように。

前記板部会商Ｒ１の整数部６ｍに小数点以下ｌピット目
６ｂを加える操作を部分商算出アダー２１で行ない、第
１番目の部分商Ｑ、を得る。また、インバータ２３．ア
ダー２２によシＱ、の２の補数を取り、−Ｑ、を得る。

第１図に戻って２部分商Ｑ、は商収集アダー１２に入力
され、商レジスタ７に取込まれる。他方。

−Ｑ、は乗数レジスタ３にセットされる。

レジスタ６の板部会商Ｒ４は２桁左シフトした形で即ち
Ｒ１・１６２の形でキャリーセーブアダー９に入力され
る。加えて２乗算器８からは−Ｑ、・Ｄ−１６が入力さ
れ、レジスタ４とレジスタ５には。

Ｒ２＝　ＣＢ、−Ｑ、Ｄ）　１６２ を得る。レジスタ４とレジスタ５はフルアダー１０で全
加算されて、レジスタ６に第２番目の板部会商ＦＬ２を
得る。

第２番目の板部会商Ｒ２からは、上記同様に部分商算出
回路１１で第２番目の部分商Ｑ２及び−Ｑ２が作成され
る。

第２番目の部分商Ｑ２は商収集アダー１２に入力される
。商収集アダー１２には商レジスタ７からのデータが左
２桁シフトした形で入力され、商と累算する機能を有す
る。−Ｑ２は乗数レジスタ３にセットされる。

以上の部分商を得る過程を除算ループと名づけると、必
要な除算ループをｍ回経て精度桁を得たとする。除算ル
ープをもう１回起動してレジスタ６に最終板部分溜Ｒｍ
＋１を得る。

第１図の商補正検出回路１３は最終板部分溜Ｒｍ＋１を
得た後に動作する。商補正検出回路１３の詳細を第３図
に示す。第３図において、商補正検出回路１３は、レジ
スタ６からの出力を受けるマイナス符号検出回路３３及
びゼロ検出回路３２を備え、且つ被除数Ｘと除数Ｙが異
符号であることを示す情報を保持するフリップフロッグ
３１を備える。３６及び３７はインバータ、３４及び３
５はアンドゲートである。

最終板部分溜Ｒｍ＋１がゼロの場合、ゼロ検出回路３２
の出力がパ１″′のため、商の補正はなされない。被除
数Ｘと除数Ｙが異符号で最終板部分溜Ｒｍ＋、が正なら
ば、フリップフロッグ３１の出力が“１′でマイナス符
号検出回路３３の出力が”ｏ’であるので、＋１補正を
行ない、同符号で剰余が負ならば−ｌ補正を行なう。

補正された商は最終結果としてレジスタ７に入力され、
そこからストア対象にストアされ、除算を終了する。

近年、大型計算機及び超大型計算機では演算回路は専用
化しつつある。専用の演算回路はマイクロプログラムで
制御する必要はなくノ１−ドウエア制御である。また、
演算回路を含めて命令の実行がパイプラインで処理され
る傾向にある。その際。

・ぐイゾを乱す要因が少ない制御方法が必要となる。

本発明による除算装置では、必要な精度を得るだめの演
算時間が固定であり、パイプを管理しやすい。

また、パイプ管理が演算回路とは独立して存在すると演
算時間が可変であったシネ意な例外要因による乱れは好
ましくない。

除算では除数の値が０の場合２例外となる。本発明によ
る除算装置では、除数がＯの場合に近似逆数が勝手な値
になったまま除算ループにはいシ。

板部分商町を左シフトし続けると乗算器その他でオーバ
フローが発生し２乗算器の障害チェックなどの方法によ
っては障害と間違える可能性がある。

除数が００場合、除算をすぐに中止する方法もあるが２
本発明では、近似逆数を０にすることによシそのまま除
算を遂行し固定時間後の終了時に除数がＯである例外を
報告する形を取る。このため。

・やイゾラインに乱れはない。

〔発明の効果〕

本発明によれば、従来の乗算器を用いない除算方式に比
べて高速である。また、従来の乗算器を用いた収束型除
算装置と比較すると、板部分面（剰余）を保持している
為、商の補正が容易であること、及び実行時間が固定で
あシ、ツクイブライン装置に適しているなどの効果があ
る。また、従来の収束型除算に比べて２乗算器の能力に
影響されないという利点もある。更に１本発明では従来
の装置の部分商補正手段の代シに回路構成が単純な加算
手段を用いた。　ＬＳＩ化に適した除算装置が得られる
。

【図面の簡単な説明】

第１図は本発明の一実施例によ込除算装置を示した回路
図、第２図は第１図の部分商算出回路１１の詳細を示し
た回路図、第３図は第１図の商補正検出回路１３の詳細
を示した回路図である。 図において、１は被乗数レジスタ、２は除数レジスタ、
３は乗数レジスタ、４はレジスタ、５はレジスタ、６は
レジスタ、７は商レジスタ、８は乗算器、９はキャリー
セーブアダー、１０はフルアダー、１１は部分商算出回
路、１２は商収集アダー、１３は商補正検出回路、１４
は逆数テーブル、２１は部分商算出アダー、２２は２の
補数アダー、３１はフリップフロッグ、３２はゼロ検出
回路、３３は符号回路。

Claims (1)

1. 【特許請求の範囲】 １、　被除数と除数とから商をｈ進法でめる除算装置に
   おいて。 前記除数の近似逆数をめる手段と。 前記除数と前記近似逆数との積である補正数をめる手段
   と。 前記被除数に前記近似逆数を乗じて１番目の板部会商Ｒ
   ４をめる手段と。 １番目の板部分、商Ｒ０の所定桁以下を基準値以上の時
   切シ上げ基準値よフ小さい持切フ捨てて１番目の部分商
   Ｑｉをめる部分商算出手段と。 前記１番目の板部会商Ｒｉから、前記補正数と１番目の
   部分商Ｑ、との積を引いた差をｈの２乗倍（ｔは正の整
   数）して（ｔ＋ｉ　）番目の板部会商Ｒｉ＋１をめる部
   分除算手段と。 （１−１）番目までの部分商の総和と１番目の部分商Ｑ
   、とをｈｏｔ乗倍の桁合せをしながら加算する加算手段
   とを含み。 該加算手段の出力を基に・、正しい商を得るようにした
   除算装置。