JPS59154542A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS59154542A JPS59154542A JP2753183A JP2753183A JPS59154542A JP S59154542 A JPS59154542 A JP S59154542A JP 2753183 A JP2753183 A JP 2753183A JP 2753183 A JP2753183 A JP 2753183A JP S59154542 A JPS59154542 A JP S59154542A
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- JP
- Japan
- Prior art keywords
- multiplier
- output
- digit
- normalization
- exponent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は乗算装置に関し、さらに詳細には浮動小数点数
の乗算を桁上げ保留加算器を用いて行う乗算装置に関す
る。
の乗算を桁上げ保留加算器を用いて行う乗算装置に関す
る。
一般に、浮動小数点数の被乗数と乗数の乗算する場合、
積の指数部は被乗数の指数部と乗数の指数部の加算によ
り求められ、積の仮数部は被乗数の仮数部と乗数の仮数
部の乗算により求められる３、第１図は仮数部の乗算に
桁上げ保留加算器を用いた乗算装置を示す。
積の指数部は被乗数の指数部と乗数の指数部の加算によ
り求められ、積の仮数部は被乗数の仮数部と乗数の仮数
部の乗算により求められる３、第１図は仮数部の乗算に
桁上げ保留加算器を用いた乗算装置を示す。
浮動小数点表示の被乗数および乗数は浮動小数点レジス
タ群１に格納されている。この浮動小数点レジスタ群１
０１つから、乗数の指数部は乗数指数レジスタ２に、仮
数部は乗数レジスタ５に転送される。また同様に被乗数
の指数部は被乗数指数レジスタ３に、仮数部は被乗数レ
ジスタ８に転送される。乗数レジスタ５に格納された乗
数の仮数および被乗数レジスタ８に格納された被乗数の
仮数にそれぞれ正規化が必要であれば、シック６により
乗数の仮数および被乗数の仮数が左シフトされることに
より正規化され、それぞれ乗数レジスタ５および被乗数
レジスタ８に再び格納される。
タ群１に格納されている。この浮動小数点レジスタ群１
０１つから、乗数の指数部は乗数指数レジスタ２に、仮
数部は乗数レジスタ５に転送される。また同様に被乗数
の指数部は被乗数指数レジスタ３に、仮数部は被乗数レ
ジスタ８に転送される。乗数レジスタ５に格納された乗
数の仮数および被乗数レジスタ８に格納された被乗数の
仮数にそれぞれ正規化が必要であれば、シック６により
乗数の仮数および被乗数の仮数が左シフトされることに
より正規化され、それぞれ乗数レジスタ５および被乗数
レジスタ８に再び格納される。
即ち、先ず乗数レジスタ５の乗数の仮数の十位に連結す
るゼロの桁（４ビット／桁）を正規化桁数生成器７で検
出し、その桁数だけシフタ６で乗数の仮数を左シフト（
〜、乗数レジスタ５に戻す。、同時に指数加算器４にて
乗数指数レジスタ２０乗数の指数を正規化桁数生成器７
からの桁数だけ減算し、乗数指数１／ジスタ２に戻す。
るゼロの桁（４ビット／桁）を正規化桁数生成器７で検
出し、その桁数だけシフタ６で乗数の仮数を左シフト（
〜、乗数レジスタ５に戻す。、同時に指数加算器４にて
乗数指数レジスタ２０乗数の指数を正規化桁数生成器７
からの桁数だけ減算し、乗数指数１／ジスタ２に戻す。
次に被乗数レジスタ８の被乗数の仮数の上位に連続する
ゼロの桁を同様に正規化桁数生成器７で検出し、その桁
数だけシフタ６で被乗数の仮数を左シフトし、被乗数レ
ジスタ８に戻す。同時に指数加算器４にて被乗数指数レ
ジスタ３の被乗数の指数を正規化桁数生成器７からの桁
数だけ減算し、被乗数指数レジスタ３に戻す。
ゼロの桁を同様に正規化桁数生成器７で検出し、その桁
数だけシフタ６で被乗数の仮数を左シフトし、被乗数レ
ジスタ８に戻す。同時に指数加算器４にて被乗数指数レ
ジスタ３の被乗数の指数を正規化桁数生成器７からの桁
数だけ減算し、被乗数指数レジスタ３に戻す。
乗数、被乗数の正規化後、桁上げ保留加算器から構成さ
れる乗算器９が起動されると、被乗数レジスタ８に格納
されて（・る正規化された被乗数の仮数と、乗数レジス
タ５に格納されている乗数の仮数の下位から所定処理中
（例えば１桁あるいは複数桁）だけ切出し最初の乗ｎ−
処坤を行い中間積を部分和と保留桁上げの形で求める。
れる乗算器９が起動されると、被乗数レジスタ８に格納
されて（・る正規化された被乗数の仮数と、乗数レジス
タ５に格納されている乗数の仮数の下位から所定処理中
（例えば１桁あるいは複数桁）だけ切出し最初の乗ｎ−
処坤を行い中間積を部分和と保留桁上げの形で求める。
この部分和と保留桁」−げの中間積は乗算器９内で保持
される。
される。
乗数レジスタ５の乗数の仮数は１回の乗算処理に必要な
巾のデータが切出されると、シフタ６により処理データ
ｒｆｙ分だけ右にシフトされ再び乗数レジスタ５に格納
される。以下同様の処理を乗数の有効桁すべて洸ついて
中ｒＦｆ］積と加算しながら繰返し、最終積を部分和Ｓ
と保留桁上げＣの形で乗ｐ器９に求めろ。乗算の最終ザ
イクルで部分和Ｓと保留桁上げＣの形で求まった最終積
を全加算器１０で加算することにより桁上げ伝播を兇結
［２、レジスタ５に最終積を転送する。こオＬと並行し
２で乗数指数レジスタ２に格納されている正規化された
乗数の指数と被乗数指数レジスタ３に格納されている正
規化された被乗数の指数が指数加ｐ、器４で加ｑ−され
、積の指数として乗数指数し・シフタ２に格納される。
巾のデータが切出されると、シフタ６により処理データ
ｒｆｙ分だけ右にシフトされ再び乗数レジスタ５に格納
される。以下同様の処理を乗数の有効桁すべて洸ついて
中ｒＦｆ］積と加算しながら繰返し、最終積を部分和Ｓ
と保留桁上げＣの形で乗ｐ器９に求めろ。乗算の最終ザ
イクルで部分和Ｓと保留桁上げＣの形で求まった最終積
を全加算器１０で加算することにより桁上げ伝播を兇結
［２、レジスタ５に最終積を転送する。こオＬと並行し
２で乗数指数レジスタ２に格納されている正規化された
乗数の指数と被乗数指数レジスタ３に格納されている正
規化された被乗数の指数が指数加ｐ、器４で加ｑ−され
、積の指数として乗数指数し・シフタ２に格納される。
正規化された乗数、被乗数の積はさらに１桁の正規化の
必要のケースが生じろため、ｌ／シフタ５に格納された
最終積は正規化桁数生成器７で演算後正規化の要否を判
＞ｔされ、要の場合には積の仮数がシフタ６により１桁
分左に桁シフトされ浮動小数点レジスタ］の１つに格納
される。
必要のケースが生じろため、ｌ／シフタ５に格納された
最終積は正規化桁数生成器７で演算後正規化の要否を判
＞ｔされ、要の場合には積の仮数がシフタ６により１桁
分左に桁シフトされ浮動小数点レジスタ］の１つに格納
される。
これと同時に積の指数の値は指数加算器４を用いて１減
算することにより仮数の１桁左シフト分だけ補正され、
（反数を格納するレジスタと同一の浮動小数点レジスタ
１の指数部に格納される。演算改正規化不ソリの場合に
は、仮数の桁シフトおよび指数の補正は行わスｔなし・
が、積の仮数はシフタ６を介して浮動小数点レジスタ１
の１つに格納されろ。
算することにより仮数の１桁左シフト分だけ補正され、
（反数を格納するレジスタと同一の浮動小数点レジスタ
１の指数部に格納される。演算改正規化不ソリの場合に
は、仮数の桁シフトおよび指数の補正は行わスｔなし・
が、積の仮数はシフタ６を介して浮動小数点レジスタ１
の１つに格納されろ。
以」二の様にして、浮動小数点数で表わされる乗数と同
じく浮動小数点数で表わされる被乗数を乗算Ｉ〜て浮動
小数点数で表わされる積を求めることができるが、乗算
器９と全加算器１０を用いて求めた４！ｉ Ｋ演算後止
脱化が必蘭あるいけ不要ＶＣかかわらず、演算後正規化
のための演算ザイクルか必要であるという欠点がある。
じく浮動小数点数で表わされる被乗数を乗算Ｉ〜て浮動
小数点数で表わされる積を求めることができるが、乗算
器９と全加算器１０を用いて求めた４！ｉ Ｋ演算後止
脱化が必蘭あるいけ不要ＶＣかかわらず、演算後正規化
のための演算ザイクルか必要であるという欠点がある。
本発明の目的は演算後正規化の高速化をはかる乗算装置
を提供づることにある。
を提供づることにある。
本発明は、乗算器出力の部分和と保留桁上げから最終積
に正規化が必要か否かを１４１定手段で判定し、乗泗、
器出力もしくは全加算器出力を判定手段の出力に応じて
正規化手段で正規化すＱものである。
に正規化が必要か否かを１４１定手段で判定し、乗泗、
器出力もしくは全加算器出力を判定手段の出力に応じて
正規化手段で正規化すＱものである。
〔発明の実施例］
次に本発明の実施例を図面な参照して詳＃ｉ！ｌに説、
明する。
明する。
第２図は本発明の一実施例を示す図である。浮動小数点
数で衣わされる被乗数と乗数を乗算し５ノ便終績の仮数
を部分和と保留桁上げとして乗；ｑ：器９に求めてい（
ことと、積の指数を乗数指数レジスタ２に求めていくこ
とは第１図のとおりて：あ艶、第２図は、保留桁−（−
げの伝播が完結し、ｌこ後の２画６′１積に演算後正規
化が必要か否かな判定する演算後正規化判定回路１１と
、その判定結果により乗遭器９から全部ｎ器ｘｏに転送
する部分和Ｓおよび保留桁上げＣの桁位置を補正する桁
位置補正回路１２を示した図である。乗算器９の出力で
ある部分和Ｓと保留桁上げＣと１〜て決まった最終績の
仮数の最上位桁がゼロか古かな桁」−げ先見回路から成
る演算後正規化判定回路１１により判定する３３判定の
結果、演算後正規化不要の場合には乗算器９の出力であ
る部分和と保留桁」二げの桁位置を変更せすに全；Ｒ３
者−器１０の入力に転送する様に桁位置補正回路１２を
＋（＋ｌｊ御する。最終積の指数の値の更ｉｒは行わＡ
１゜／よ見・５、演保後正規化が必要な場合には１、乗
算器９の出力である部分和と保留桁上げをそれぞれ部分
相出力桁移ポリ回路１：３と保留桁」二げ出力桁移動回
路１４によ一つ”Ｃ１桁分７ごけ左へ桁移動ｉ−で全加
算器１０の入力に転送する様に桁位置補正回路１２￥制
御する。演算後正規化’：′ｕ定回路１１と桁位置補正
回路１２とにより出力桁位１工Ｓを補止されたＨ１ｊ分
川出力と保１３イ’ｆＬ−ｌ−げ出力を全力１ＤＩ器１
０で全部尊、シ、全加ｐ−器ｌＯの出力を最終積の仮数
の値とし“〔浮動小数点レンスク群Ｉの１つに格納する
３、これと並行し゛Ｃ乗敬指数レしノ、り２に格納され
ている最終積の指数の値２・演算後正刈、化判定回路１
１の出力により指数部ｎ：器４ Ｋより１だけ減じ、指
数加算器４の出力をｊ＾終積のＪ）（数Ｖ）値と［２で
仮数の１直を格納ｌ−だレジスタと同一の浮動小数点レ
ジスタに格納する。
数で衣わされる被乗数と乗数を乗算し５ノ便終績の仮数
を部分和と保留桁上げとして乗；ｑ：器９に求めてい（
ことと、積の指数を乗数指数レジスタ２に求めていくこ
とは第１図のとおりて：あ艶、第２図は、保留桁−（−
げの伝播が完結し、ｌこ後の２画６′１積に演算後正規
化が必要か否かな判定する演算後正規化判定回路１１と
、その判定結果により乗遭器９から全部ｎ器ｘｏに転送
する部分和Ｓおよび保留桁上げＣの桁位置を補正する桁
位置補正回路１２を示した図である。乗算器９の出力で
ある部分和Ｓと保留桁上げＣと１〜て決まった最終績の
仮数の最上位桁がゼロか古かな桁」−げ先見回路から成
る演算後正規化判定回路１１により判定する３３判定の
結果、演算後正規化不要の場合には乗算器９の出力であ
る部分和と保留桁」二げの桁位置を変更せすに全；Ｒ３
者−器１０の入力に転送する様に桁位置補正回路１２を
＋（＋ｌｊ御する。最終積の指数の値の更ｉｒは行わＡ
１゜／よ見・５、演保後正規化が必要な場合には１、乗
算器９の出力である部分和と保留桁上げをそれぞれ部分
相出力桁移ポリ回路１：３と保留桁」二げ出力桁移動回
路１４によ一つ”Ｃ１桁分７ごけ左へ桁移動ｉ−で全加
算器１０の入力に転送する様に桁位置補正回路１２￥制
御する。演算後正規化’：′ｕ定回路１１と桁位置補正
回路１２とにより出力桁位１工Ｓを補止されたＨ１ｊ分
川出力と保１３イ’ｆＬ−ｌ−げ出力を全力１ＤＩ器１
０で全部尊、シ、全加ｐ−器ｌＯの出力を最終積の仮数
の値とし“〔浮動小数点レンスク群Ｉの１つに格納する
３、これと並行し゛Ｃ乗敬指数レしノ、り２に格納され
ている最終積の指数の値２・演算後正刈、化判定回路１
１の出力により指数部ｎ：器４ Ｋより１だけ減じ、指
数加算器４の出力をｊ＾終積のＪ）（数Ｖ）値と［２で
仮数の１直を格納ｌ−だレジスタと同一の浮動小数点レ
ジスタに格納する。
本実施例に」：れば、演算後ｉＬＥ規化が乗算器９出力
において行われるため、高速化が口丁能となる。
において行われるため、高速化が口丁能となる。
勿論シフタ６はレジスタ５および８の乗数および被乗数
の仮数の演算前正規化のみに使われることになる。
の仮数の演算前正規化のみに使われることになる。
第３図は本発明の他の実施例を示す。第３図の例は、演
算後正規化の判定は第２図の例と同様に乗算器９からの
部分和Ｓと保留桁上げＣにて判定回路１１で行うが、桁
位償補正は加算器１０出力にて桁位置補正回路１２′で
行う。桁位置補正回路１２は１桁左移動（シフト）を行
うシフト回路１５とそのまま出力する路を有し、判定回
路１１出力により一方を選択して、浮動小数点レジスタ
群１の一つに格納する。
算後正規化の判定は第２図の例と同様に乗算器９からの
部分和Ｓと保留桁上げＣにて判定回路１１で行うが、桁
位償補正は加算器１０出力にて桁位置補正回路１２′で
行う。桁位置補正回路１２は１桁左移動（シフト）を行
うシフト回路１５とそのまま出力する路を有し、判定回
路１１出力により一方を選択して、浮動小数点レジスタ
群１の一つに格納する。
この例によると、演算後正規化判定回路１１による正規
化判定と、全加算器１０による全加算および補正回路１
２による補正が並行して行われるので、演算後正規化判
定回路１１による正規化判定の時間がかくれるため、よ
り高速化が可能になる。
化判定と、全加算器１０による全加算および補正回路１
２による補正が並行して行われるので、演算後正規化判
定回路１１による正規化判定の時間がかくれるため、よ
り高速化が可能になる。
また上述の例では演算後正規化に伴ない、指数部の補正
を加算器４で行っているが、乗瀞、器９の仮数部の乗算
と並行してレジスタ２と３の指数の加■、結果と、この
加算結果−１の両方とを求めでおき、この一方を判定回
路１１出力により選択する手法もとることができる。
を加算器４で行っているが、乗瀞、器９の仮数部の乗算
と並行してレジスタ２と３の指数の加■、結果と、この
加算結果−１の両方とを求めでおき、この一方を判定回
路１１出力により選択する手法もとることができる。
〔発明の効果〕
本発明は、桁上げ保留加算器から構成される乗算器を用
いて浮動小数点数乗算を行う際、乗算器の部分和出力と
保留桁」−げ出力から演算後正規化の要否を予測し、そ
の結果により出力桁位置を補正するものであるから、演
算後正規化に要する演算サイクルを不要もしくは短縮す
ることが可能になり、乗η−装置の高速化をはかること
ができる。
いて浮動小数点数乗算を行う際、乗算器の部分和出力と
保留桁」−げ出力から演算後正規化の要否を予測し、そ
の結果により出力桁位置を補正するものであるから、演
算後正規化に要する演算サイクルを不要もしくは短縮す
ることが可能になり、乗η−装置の高速化をはかること
ができる。
第１図は従来ｆ！；ｌを示１図、第２図は本発明の一実
施例を示す図、第３図は本発明の他の実施例を示す図で
ある。 １・・・浮動小数点レジスタ群、 ２・・・乗数指数
レジスタ、 ３・・・被乗数指数レジスタ、 ４・
・・指数加算器、 ５・・・乗数レジスタ、 ６・
・・シフタ、７・−・正規化桁数生成器、 ８・・・被
乗数レジスタ、９・・・桁上げ保留加算器から成る乗算
器、 １０・・・全加算器、 １１・・・演算後正規化
判定回路、１２゜１２１・・桁位置補正回路、 １３・
・・部分相出力桁シフト回路、 １４・・・保留桁上げ
出力桁シフト回路、１５・・・出力桁シフト回路。 第２図 Ｚ ２１ｔ ３図
施例を示す図、第３図は本発明の他の実施例を示す図で
ある。 １・・・浮動小数点レジスタ群、 ２・・・乗数指数
レジスタ、 ３・・・被乗数指数レジスタ、 ４・
・・指数加算器、 ５・・・乗数レジスタ、 ６・
・・シフタ、７・−・正規化桁数生成器、 ８・・・被
乗数レジスタ、９・・・桁上げ保留加算器から成る乗算
器、 １０・・・全加算器、 １１・・・演算後正規化
判定回路、１２゜１２１・・桁位置補正回路、 １３・
・・部分相出力桁シフト回路、 １４・・・保留桁上げ
出力桁シフト回路、１５・・・出力桁シフト回路。 第２図 Ｚ ２１ｔ ３図
Claims (1)
- （１）浮動小数点表示の被乗数と乗数の仮数部の積を桁
上げ保留加ガ、器で構成される乗算器を用（・て部分和
と保留炉上げの形で求め、該部分和と保留桁上げを全加
算器で全加算して最終積を求める乗算装置において、−
Ｆ記乗算器出力の」二記部分和と保留桁上げから上記最
終積に正規化が必要か否かを判定する判定手段と、上記
乗算器出力もしくは」−記全加碧器出力を」−記判定手
段の出力に応じて正規化する手段とを有することを特徴
とする乗η：装置灯。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2753183A JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2753183A JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154542A true JPS59154542A (ja) | 1984-09-03 |
| JPH0578049B2 JPH0578049B2 (ja) | 1993-10-28 |
Family
ID=12223691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2753183A Granted JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154542A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222931A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | 浮動小数点デ−タ乗算回路 |
| JPS61114337A (ja) * | 1984-11-07 | 1986-06-02 | Nec Corp | 浮動小数点乗算器 |
| JPS61282928A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 浮動小数点演算装置 |
| JPS6320532A (ja) * | 1986-07-14 | 1988-01-28 | Hitachi Ltd | 浮動小数点演算装置 |
| JP2014041474A (ja) * | 2012-08-22 | 2014-03-06 | Fujitsu Ltd | 乗算装置及び乗算方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330241A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Arithmetic unit |
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
-
1983
- 1983-02-23 JP JP2753183A patent/JPS59154542A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330241A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Arithmetic unit |
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222931A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | 浮動小数点デ−タ乗算回路 |
| JPS61114337A (ja) * | 1984-11-07 | 1986-06-02 | Nec Corp | 浮動小数点乗算器 |
| JPS61282928A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 浮動小数点演算装置 |
| JPS6320532A (ja) * | 1986-07-14 | 1988-01-28 | Hitachi Ltd | 浮動小数点演算装置 |
| JP2014041474A (ja) * | 2012-08-22 | 2014-03-06 | Fujitsu Ltd | 乗算装置及び乗算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578049B2 (ja) | 1993-10-28 |
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