JPH0578049B2 - - Google Patents
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- JPH0578049B2 JPH0578049B2 JP58027531A JP2753183A JPH0578049B2 JP H0578049 B2 JPH0578049 B2 JP H0578049B2 JP 58027531 A JP58027531 A JP 58027531A JP 2753183 A JP2753183 A JP 2753183A JP H0578049 B2 JPH0578049 B2 JP H0578049B2
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- multiplier
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- exponent
- mantissa
- multiplicand
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- 238000010606 normalization Methods 0.000 claims description 31
- 239000012467 final product Substances 0.000 claims description 14
- 239000000047 product Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000013067 intermediate product Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は乗算装置に関し、さらに詳細には浮動
小数点数の乗算を桁上げ保留加算器を用いて行う
乗算装置に関する。
小数点数の乗算を桁上げ保留加算器を用いて行う
乗算装置に関する。
一般に、浮動小数点数の被乗数と乗数の乗算す
る場合、積の指数部は被乗数の指数部と乗数の指
数部の加算により求められ、積の仮数部は被乗数
の仮数部と乗数の仮数部の乗算により求められ
る。
る場合、積の指数部は被乗数の指数部と乗数の指
数部の加算により求められ、積の仮数部は被乗数
の仮数部と乗数の仮数部の乗算により求められ
る。
第１図は仮数部の乗算に桁上げ保留加算器を用
いた乗算装置を示す。
いた乗算装置を示す。
浮動小数点表示の被乗数および乗数は浮動小数
点レジスタ群１に格納されている。この浮動小数
点レジスタ群１の１つから、乗数の指数部は乗数
指数レジスタ２に、仮数部は乗数レジスタ５に転
送される。また同様に被乗数の指数部は被乗数指
数レジスタ３に、仮数部は被乗数レジスタ８に転
送される。乗数レジスタ５に格納された乗数の仮
数および被乗数レジスタ８に格納された被乗数の
仮数にそれぞれ正規化が必要であれば、シフタ６
により乗数の仮数および被乗数の仮数が左シフト
されることにより正規化され、それぞれ乗数レジ
スタ５および被乗数レジスタ８に再び格納され
る。即ち、先ず乗数レジスタ５の乗数の仮数の上
位に連結するゼロの桁（４ビツト／桁）を正規化
桁数生成器７で検出し、その桁数だけシフタ６で
乗数の仮数を左シフトし、乗数レジスタ５に戻
す。同時に指数加算器４にて乗数指数レジスタ２
の乗数の指数を正規化桁数生成器７からの桁数だ
け減算し、乗数指数レジスタ２に戻す。次に被乗
数レジスタ８の被乗数の仮数の上位に連続するゼ
ロの桁を同様に正規化桁数生成器７で検出し、そ
の桁数だけシフタ６で被乗数の仮数を左シフト
し、被乗数レジスタ８に戻す。同時に指数加算器
４にて被乗数指数レジスタ３の被乗数の指数を正
規化桁数生成器７からの桁数だけ減算し、被乗数
指数レジスタ３に戻す。
点レジスタ群１に格納されている。この浮動小数
点レジスタ群１の１つから、乗数の指数部は乗数
指数レジスタ２に、仮数部は乗数レジスタ５に転
送される。また同様に被乗数の指数部は被乗数指
数レジスタ３に、仮数部は被乗数レジスタ８に転
送される。乗数レジスタ５に格納された乗数の仮
数および被乗数レジスタ８に格納された被乗数の
仮数にそれぞれ正規化が必要であれば、シフタ６
により乗数の仮数および被乗数の仮数が左シフト
されることにより正規化され、それぞれ乗数レジ
スタ５および被乗数レジスタ８に再び格納され
る。即ち、先ず乗数レジスタ５の乗数の仮数の上
位に連結するゼロの桁（４ビツト／桁）を正規化
桁数生成器７で検出し、その桁数だけシフタ６で
乗数の仮数を左シフトし、乗数レジスタ５に戻
す。同時に指数加算器４にて乗数指数レジスタ２
の乗数の指数を正規化桁数生成器７からの桁数だ
け減算し、乗数指数レジスタ２に戻す。次に被乗
数レジスタ８の被乗数の仮数の上位に連続するゼ
ロの桁を同様に正規化桁数生成器７で検出し、そ
の桁数だけシフタ６で被乗数の仮数を左シフト
し、被乗数レジスタ８に戻す。同時に指数加算器
４にて被乗数指数レジスタ３の被乗数の指数を正
規化桁数生成器７からの桁数だけ減算し、被乗数
指数レジスタ３に戻す。
乗数、被乗数の正規化後、桁上げ保留加算器か
ら構成される乗算器９が起動されると、被乗数レ
ジスタ８に格納されている正規化された被乗数の
仮数と、乗数レジスタ５に格納されている乗数の
仮数の下位から所定処理巾（例えば１桁あるいは
複数桁）だけ切出し最初の乗算処理を行い中間積
を部分和と保留桁上げの形で求める。この部分和
と保留桁上げの中間積は乗算器９内で保持され
る。乗数レジスタ５の乗数の仮数は１回の乗算処
理に必要な巾のデータが切出されると、シフタ６
により処理データ巾分だけ右にシフトされ再び乗
数レジスタ５に格納される。以下同様の処理を乗
数の有効桁すべてについて中間積と加算しながら
繰返し、最終積を部分和Ｓと保留桁上げＣの形で
乗算器９に求める。乗算の最終サイクルで部分和
Ｓと保留桁上げＣの形で求まつた最終積を全加算
器１０で加算することにより桁上げ伝播を完結
し、レジスタ５に最終積を転送する。これと並行
して乗数指数レジスタ２に格納されている正規化
された乗数の指数と被乗数指数レジスタ３に格納
されている正規化された被乗数の指数が指数加算
器４で加算され、積の指数として乗数指数レジス
タ２に格納される。正規化された乗数、被乗数の
積はさらに１桁の正規化の必要のケースが生じる
ため、レジタ５に格納された最終積は正規化桁数
生成器７で演算後正規化の要否を判定され、要の
場合には積の仮数がシフタ６により１桁分左に桁
シフトされ浮動小数点レジスタ１の１つに格納さ
れる。これと同時に積の指数の値は指数加算器４
を用いて１減算することにより仮数の１桁左シフ
ト分だけ補正され、仮数を格納するレジスタと同
一の浮動小数点レジスタ１の指数部に格納され
る。演算後正規化不要の場合には、仮数の桁シフ
トおよび指数の補正は行われないが、積の仮数は
シフタ６を介して浮動小数点レジスタ１の１つに
格納される。
ら構成される乗算器９が起動されると、被乗数レ
ジスタ８に格納されている正規化された被乗数の
仮数と、乗数レジスタ５に格納されている乗数の
仮数の下位から所定処理巾（例えば１桁あるいは
複数桁）だけ切出し最初の乗算処理を行い中間積
を部分和と保留桁上げの形で求める。この部分和
と保留桁上げの中間積は乗算器９内で保持され
る。乗数レジスタ５の乗数の仮数は１回の乗算処
理に必要な巾のデータが切出されると、シフタ６
により処理データ巾分だけ右にシフトされ再び乗
数レジスタ５に格納される。以下同様の処理を乗
数の有効桁すべてについて中間積と加算しながら
繰返し、最終積を部分和Ｓと保留桁上げＣの形で
乗算器９に求める。乗算の最終サイクルで部分和
Ｓと保留桁上げＣの形で求まつた最終積を全加算
器１０で加算することにより桁上げ伝播を完結
し、レジスタ５に最終積を転送する。これと並行
して乗数指数レジスタ２に格納されている正規化
された乗数の指数と被乗数指数レジスタ３に格納
されている正規化された被乗数の指数が指数加算
器４で加算され、積の指数として乗数指数レジス
タ２に格納される。正規化された乗数、被乗数の
積はさらに１桁の正規化の必要のケースが生じる
ため、レジタ５に格納された最終積は正規化桁数
生成器７で演算後正規化の要否を判定され、要の
場合には積の仮数がシフタ６により１桁分左に桁
シフトされ浮動小数点レジスタ１の１つに格納さ
れる。これと同時に積の指数の値は指数加算器４
を用いて１減算することにより仮数の１桁左シフ
ト分だけ補正され、仮数を格納するレジスタと同
一の浮動小数点レジスタ１の指数部に格納され
る。演算後正規化不要の場合には、仮数の桁シフ
トおよび指数の補正は行われないが、積の仮数は
シフタ６を介して浮動小数点レジスタ１の１つに
格納される。
以上の様にして、浮動小数点数で表わされる乗
数と同じく浮動小数点数で表わされる被乗数を乗
算して浮動小数点数で表わされる積を求めること
ができるが、乗算器９と全加算器１０を用いて求
めた積に演算後正規化が必要あるいは不要にかか
わらず、演算後正規化のための演算サイクルが必
要であるという欠点がある。
数と同じく浮動小数点数で表わされる被乗数を乗
算して浮動小数点数で表わされる積を求めること
ができるが、乗算器９と全加算器１０を用いて求
めた積に演算後正規化が必要あるいは不要にかか
わらず、演算後正規化のための演算サイクルが必
要であるという欠点がある。
本発明の目的は演算後正規化の高速化をはかる
乗算装置を提供することにある。
乗算装置を提供することにある。
本発明は、乗算器出力の部分和と保留桁上げか
ら最終積に正規化が必要か否かを判定手段で判定
し、乗算器出力もしくは全加算器出力を判定手段
の出力に応じて正規化手段で正規化するものであ
る。
ら最終積に正規化が必要か否かを判定手段で判定
し、乗算器出力もしくは全加算器出力を判定手段
の出力に応じて正規化手段で正規化するものであ
る。
次に本発明の実施例を図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を示す図である。浮
動小数点数で表わされる被乗数と乗数を乗算し最
終積の仮数を部分和と保留桁上げとして乗算器９
に求めていくことと、積の指数を乗数指数レジス
タ２に求めていくことは第１図のとおりである。
第２図は、保留桁上げの伝播が完結した後の最終
積に演算後正規化が必要か否かを判定する演算後
正規化判定回路１１と、その判定結果により乗算
器９から全加算器１０に転送する部分和Ｓおよび
保留桁上げＣの桁位置を補正する桁位置補正回路
１２を示した図である。乗算器９の出力である部
分和Ｓと保留桁上げＣとして決まつた最終積の仮
数の最上位桁がゼロか否かを桁上げ先見回路から
成る演算後正規化判定回路１１により判定する。
判定の結果、演算後正規化不要の場合には乗算器
９の出力である部分和と保留桁上げの桁位置を変
更せずに全加算器１０の入力に転送する様に桁位
置補正回路１２を制御する。最終積の指数の値の
更新は行われない。演算後正規化が必要な場合に
は、乗算器９の出力である部分和と保留桁上げを
それぞれ部分和出力桁移動回路１３と保留桁上げ
出力桁移動回路１４によつて１桁分だけ左へ桁移
動して全加算器１０の入力に転送する様に桁位置
補正回路１２を制御する。演算後正規化判定回路
１１と桁位置補正回路１２とにより出力桁位置を
補正された部分和出力と保留桁上げ出力を全加算
器１０で全加算し全加算器１０の出力を最終積の
仮数の値として浮動小数点レジスタ群１の１つに
格納する。これと並行して乗数指数レジスタ２に
格納されている最終積の指数の値を演算後正規化
判定回路１１の出力により指数加算器４により１
だけ減じ、指数加算器４の出力を最終積の指数の
値として仮数の値を格納したレジスタと同一の浮
動小数点レジスタに格納する。
動小数点数で表わされる被乗数と乗数を乗算し最
終積の仮数を部分和と保留桁上げとして乗算器９
に求めていくことと、積の指数を乗数指数レジス
タ２に求めていくことは第１図のとおりである。
第２図は、保留桁上げの伝播が完結した後の最終
積に演算後正規化が必要か否かを判定する演算後
正規化判定回路１１と、その判定結果により乗算
器９から全加算器１０に転送する部分和Ｓおよび
保留桁上げＣの桁位置を補正する桁位置補正回路
１２を示した図である。乗算器９の出力である部
分和Ｓと保留桁上げＣとして決まつた最終積の仮
数の最上位桁がゼロか否かを桁上げ先見回路から
成る演算後正規化判定回路１１により判定する。
判定の結果、演算後正規化不要の場合には乗算器
９の出力である部分和と保留桁上げの桁位置を変
更せずに全加算器１０の入力に転送する様に桁位
置補正回路１２を制御する。最終積の指数の値の
更新は行われない。演算後正規化が必要な場合に
は、乗算器９の出力である部分和と保留桁上げを
それぞれ部分和出力桁移動回路１３と保留桁上げ
出力桁移動回路１４によつて１桁分だけ左へ桁移
動して全加算器１０の入力に転送する様に桁位置
補正回路１２を制御する。演算後正規化判定回路
１１と桁位置補正回路１２とにより出力桁位置を
補正された部分和出力と保留桁上げ出力を全加算
器１０で全加算し全加算器１０の出力を最終積の
仮数の値として浮動小数点レジスタ群１の１つに
格納する。これと並行して乗数指数レジスタ２に
格納されている最終積の指数の値を演算後正規化
判定回路１１の出力により指数加算器４により１
だけ減じ、指数加算器４の出力を最終積の指数の
値として仮数の値を格納したレジスタと同一の浮
動小数点レジスタに格納する。
本実施例によれば、演算後正規化が乗算器９出
力において行われるため、高速化が可能となる。
勿論シフタ６はレジスタ５および８の乗数および
被乗数の仮数の演算前正規化のみに使われること
になる。
力において行われるため、高速化が可能となる。
勿論シフタ６はレジスタ５および８の乗数および
被乗数の仮数の演算前正規化のみに使われること
になる。
第３図は本発明の他の実施例を示す。第３図の
例は、演算後正規化の判定は第２図の例と同様に
乗算器９からの部分和Ｓと保留桁上げＣにて判定
回路１１で行うが、桁位置補正は加算器１０出力
にて桁位置補正回路１２′で行う。桁位置補正回
路１２′は１桁左移動（シフト）を行うシフト回
路１５とそのまま出力する路を有し、判定回路１
１出力により一方を選択して、浮動小数点レジス
タ群１の一つに格納する。
例は、演算後正規化の判定は第２図の例と同様に
乗算器９からの部分和Ｓと保留桁上げＣにて判定
回路１１で行うが、桁位置補正は加算器１０出力
にて桁位置補正回路１２′で行う。桁位置補正回
路１２′は１桁左移動（シフト）を行うシフト回
路１５とそのまま出力する路を有し、判定回路１
１出力により一方を選択して、浮動小数点レジス
タ群１の一つに格納する。
この例によると、演算後正規化判定回路１１に
よる正規化判定と、全加算器１０による全加算お
よび補正回路１２′による補正が並行して行われ
るので、演算後正規化判定回路１１による正規化
判定の時間がかくれるため、より高速化が可能に
なる。
よる正規化判定と、全加算器１０による全加算お
よび補正回路１２′による補正が並行して行われ
るので、演算後正規化判定回路１１による正規化
判定の時間がかくれるため、より高速化が可能に
なる。
また上述の例では演算後正規化に伴ない、指数
部の補正を加算器４で行つているが、乗算器９の
仮数部の乗算と並行してレジスタ２と３の指数の
加算結果と、この加算結果−１の両方とを求めて
おき、この一方を判定回路１１出力により選択す
る手法もとることができる。
部の補正を加算器４で行つているが、乗算器９の
仮数部の乗算と並行してレジスタ２と３の指数の
加算結果と、この加算結果−１の両方とを求めて
おき、この一方を判定回路１１出力により選択す
る手法もとることができる。
本発明は、桁上げ保留加算器から構成される乗
算器を用いて浮動小数点数乗算を行う際、乗算器
の部分和出力と保留桁上げ出力から演算後正規化
の要否を予測し、その結果により出力桁位置を補
正するものであるから、演算後正規化に要する演
算サイクルを不要もしくは短縮することが可能に
なり、乗算装置の高速化をはかることができる。
算器を用いて浮動小数点数乗算を行う際、乗算器
の部分和出力と保留桁上げ出力から演算後正規化
の要否を予測し、その結果により出力桁位置を補
正するものであるから、演算後正規化に要する演
算サイクルを不要もしくは短縮することが可能に
なり、乗算装置の高速化をはかることができる。
第１図は従来例を示す図、第２図は本発明の一
実施例を示す図、第３図は本発明の他の実施例を
示す図である。 １……浮動小数点レジスタ群、２……乗数指数
レジスタ、３……被乗数指数レジスタ、４……指
数加算器、５……乗数レジスタ、６……シフタ、
７……正規化桁数生成器、８……被乗数レジス
タ、９……桁上げ保留加算器から成る乗算器、１
０……全加算器、１１……演算後正規化判定回
路、１２，１２′……桁位置補正回路、１３……
部分和出力桁シフト回路、１４……保留桁上げ出
力桁シフト回路、１５……出力桁シフト回路。
実施例を示す図、第３図は本発明の他の実施例を
示す図である。 １……浮動小数点レジスタ群、２……乗数指数
レジスタ、３……被乗数指数レジスタ、４……指
数加算器、５……乗数レジスタ、６……シフタ、
７……正規化桁数生成器、８……被乗数レジス
タ、９……桁上げ保留加算器から成る乗算器、１
０……全加算器、１１……演算後正規化判定回
路、１２，１２′……桁位置補正回路、１３……
部分和出力桁シフト回路、１４……保留桁上げ出
力桁シフト回路、１５……出力桁シフト回路。
Claims (1)
- １ 浮動小数点の被乗数と乗数の仮数部の積を桁
上げ保留加算器で構成される乗算器を用いて部分
和と保留桁上げの形で求め、該部分和と保留桁上
げを加算して最終積を求める乗算装置において、
上記乗算器出力の上記部分和と上記保留桁上げか
ら上記最終積に正規化が必要か否かを判定する判
定手段と、上記判定手段の処理と並行して上記部
分和と上記保留桁上げとの加算を行なう全加算器
と、上記全加算器出力を上記判定手段の出力に応
じて正規化する手段とを有することを特徴とする
乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2753183A JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2753183A JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154542A JPS59154542A (ja) | 1984-09-03 |
| JPH0578049B2 true JPH0578049B2 (ja) | 1993-10-28 |
Family
ID=12223691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2753183A Granted JPS59154542A (ja) | 1983-02-23 | 1983-02-23 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154542A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222931A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | 浮動小数点デ−タ乗算回路 |
| JPS61114337A (ja) * | 1984-11-07 | 1986-06-02 | Nec Corp | 浮動小数点乗算器 |
| JPS61282928A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 浮動小数点演算装置 |
| JPH0799495B2 (ja) * | 1986-07-14 | 1995-10-25 | 株式会社日立製作所 | 浮動小数点演算装置 |
| JP5966764B2 (ja) * | 2012-08-22 | 2016-08-10 | 富士通株式会社 | 乗算装置及び乗算方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330241A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Arithmetic unit |
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
-
1983
- 1983-02-23 JP JP2753183A patent/JPS59154542A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330241A (en) * | 1976-09-01 | 1978-03-22 | Hitachi Ltd | Arithmetic unit |
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59154542A (ja) | 1984-09-03 |
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