JPH10500513A - ディジタル除算実行装置 - Google Patents

Abstract

(57)【要約】 本発明は、部分的剰余を回復しない非回復形の減算方法に従って２進的な減算操作をディジタル的に実行するための装置に関している。この装置は、主たる手段として、減算の間、空白の部分的剰余を検出するための回路（ＣＯＮＤ）を具備している。有利な形態として、従来形の組合せ回路（３，５）が、単一の命令によって商を修正するために修正ビット（ＣＳ₂）を計算するのに用意される。そして、各減算ステップにおいて、後続する減算ステップに対して補数化商ビットを計算するための回路（１０）、及び、後続するステップにおいて、商の最下位ポジション上のこの補数化商ビットを導入するためのマルチプレクサ（２）が、都合好く設けられる。本発明による減算実行装置は、信号プロセッサに適用することができる。

Description

【発明の詳細な説明】 ディジタル除算実行装置 （発明の属する技術分野） 本発明は、非復元タイプの方法（即ち、部分的剰余を復元しない方法）に適合 したディジタル除算実行装置に関する。本発明は、より詳細にいうと、整数又は 小数の２進除算の計算に適用することができる。本発明は、特に、ディジタル信 号プロセッサに適用することができる。 （従来の技術） ２進除算の計算には、主として、比較および減算という演算が用いられる。さ らに、考慮すべきいくつかの問題として、オペランドの形式（小数又は整数）、 結果の符号、無効な結果に至らしめる空白（ヌル）の部分的な結果の予期しない 発生などがある。一般的には、「累算器」と呼ばれるレジスタが被除数のために 使用され、ソースレジスタが除数のために使用される。この被除数用レジスタ即 ち累算器は、各除算ステップに対して、計算された剰余を最上位側諸ビット上に 、そして、計算された商を最下位側諸ビット上に格納する。 符号付か無符号かの整数又は小数フォーマットを無差別に処理することができ るようにするために、部分的剰余を復元しない方法として知られている除算手法 が用いられる。この手法は、部分的剰余の加減算及び除数の加減算の結果の符号 に基づいている。その名称が示すように、部分的な結果は累算することができな い：所与の各除算ステップに対して、前のステップにて 計算された商が空白である場合には、除数は同時に減算されてしまうであろうか ら、除数は部分的剰余に加算されて正しい部分的剰余を回復するようにすべきで ある。 各除算ステップに対しては、新しい商及び部分的剰余を計算する必要がある。 計算装置では、このアルゴリズムをいくつか実行することができる。本発明は 、特に、除算中に逐次的な部分的剰余及び商を記憶するために最初に被除数を格 納している同一レジスタを用いる実行モードに関する。部分的剰余は最上位側諸 ビット上に、そして、商は最下位側諸ビット上に記憶される。この実行には、各 除算ステップ“ｉ”に対する次の逐次的な操作が含まれる： 部分的剰余及び商を格納しているレジスタを左側に１ポジションだけシフトす ること、 前のステップ“ｉ−１”にて計算された補数化商を反転してレジスタの最も右 側のポジション上に導入すること、 前の減算ステップ“ｉ−１”にて計算された補数化商の２進値に従い、レジス タの最上位側諸ビット上に位置合わせされた除数を加算又は減算することによっ て部分的剰余を計算すること、そして、 新しい部分的剰余の符号及び除数の符号に応じて、次のステップ“ｉ＋１”に 対して計算される補数化商を計算すること。 除数の大きさが“ｎ”ビットであり、“ｎ”ビットの大きさの商を得るのが望 ましいと仮定すれば、このプロセスは、“ｎ”シフトが達成されるまで継続する 。 しかしながら、このアルゴリズムは、最終的な商が精確になるようにするため にいくつかの条件が確認されているという仮 定を必然的に伴う。 特に、ある減算ステップの間、空白の部分的剰余が存在する場合、最後の減算 ステップ後に得られる商が誤りになることがある。もちろん、空白の数値は正で あるべきであると考えられる。２進的な減算に対しては、ある減算ステップ“ｉ ”からの剰余の符号は、除数の符号と比較される。それ故、除数が負である場合 、正であると解釈される空白の剰余は、間違って解釈されたことになり、次の減 算ステップで減算ではなく除数を加算する結果に導く。従って、最終的な商は誤 りになる。これは、最下位ポジション上のバイトに「１」を付加することによっ て修正される。 さらに、空白の部分的剰余が検出されることは、確実ではない。というのは、 剰余及び商が可変のサイズをもつからである：各減算ステップにおいて、剰余は 大きさで１ビットを失い、商は１ビットの大きさを得る。従って、これらは、減 算ステップに応じた可変のサイズをもつオペランドである。これらは同一のレジ スタ内に存在するから、減算ステップに応じた剰余のサイズの進展に追従し、そ して、「０」検出を行うビット数を決定するには、複雑な回路が必要である。 また、その他の条件として、被除数は、絶対値で除数より小さいということも 必要である。さもなければ、除算が不可能になる。符号付の減算においては、商 の最下位ポジション上にある単位を付加するか若しくは付加しないために、従っ て、除数及び被除数が反対の符号をもつとき商を修正するために、除数及び被除 数が同一の符号であるか反対の符号であるかを検知することも、また、必要であ る。 それ故、正しい結果を得るために、種々の条件を処理するこ とが必要である。これは所謂「例外ルーチン」によって達成され、これらのルー チンは、ユーザアプリケーション（処理されるべき数値のサイズ、フォーマット ）の必要に従ってユーザにより与えられるか若しくは書き込まれるべきものであ る。これらのルーチンは、時間の点でコスト高であるということの外に、減算を ステップバイステップで続けるという必要に対して、ケース毎に適切には処理し ないことが起こり得る。これらのルーチンは、実行される減算が可能であること を確かめるために予め実行されるか、或いは、必要ならば、得られた商を修正す るために後で実行される。 アルゴリズムの実施、特に、空白の部分的剰余の問題を簡単にするために、或 る計算装置製造者は、入力でのオペランドを制限してきた。例えば、或る装置は 、正のオペランドでしか、つまり、正の除数でしか動作しない。そこには、もは や、負の除数の問題は存在しない。しかし、符号を検査し記憶するために、そし て、計算の前に負のオペランドを正のオペランドに変換するために、他の諸ルー チンが必要であり、計算の後に商に正しい符号を与えるために、所定のルーチン が必要である。 このような製造者は、空白の部分的剰余の検出を容易にするために、被除数に 対して１つのレジスタを、且つ、商に対して１つのレジスタを備える設計をも行 ってきた。しかしながら、この手法は、これらの減算用レジスタの管理を複雑に する。 ここで選択される種々のレジスタ、例外ルーチンは、すべて、フォーマット化 を修正するものであり、商の修正によって、命令サイクル数、従って、計算時間 が増加する。そして、最終的な結果を精確なものにすることが望まれる場合には 、種々の条件について諸処理操作を実行しなければならない。 （発明の概要） 本発明の目的は、減算の間、空白の剰余を検出するための回路を備えた計算装 置を提供することである。 請求の範囲に示されるように、本発明は、非回復形の減算方法に従って減算操 作をディジタル的に実施するための装置に関しており、この装置は、部分的剰余 を計算するための算術及び論理ユニットを具備するとともに、減算の間、空白の 剰余を検出するための回路を具備している。 本発明によると、除数が“ｎ”ビットのフォーマットをもつのに伴って、部分 的剰余は“ｐ”ビットのフォーマットとされる。ここで、ｐ≧ｎであり、これら の“ｐ”ビットは、累算器レジスタの最上位側諸ビット上に位置合わせされる。 減算ステップ“ｉ”での部分的剰余の検査が行われるのは、累算器の内容に除数 を加算又は減算した後であり、除数は、被除数の“ｎ”個の最上位ビット上に位 置合わせされる。この検査は、ポジション“ｐ−ｎ”〜“ｐ−１”をもつ新しい 剰余の“ｎ”個の最上位ビット、及び、ポジション“ｐ−１−ｎ”をもつ次の最 下位ビットが、全て、空白であるかを見つけ出す検査を行って、或る情報ビット が部分的に空白の剰余を指示している場合はこのビットを「１」に置き、さもな ければこれを「０」に置くようにすること、並びに、この情報ビットが既に「１ 」に置かれている場合に、ポジション“ｐ−１−ｎ”をもつビットだけの検査を 行って、この情報ビットが空白である場合はこのビットを「１」に維持するか、 或いは、これと逆の場合は「０」にリセットするようにすることにある。 「部分的に空白の剰余」という言葉は、次の事項のみが知ら れていることを意味する：減算ステップ“ｉ”にて計算された部分的剰余の検査 される最上位側諸ビットが空白であること、並びに、次の減算ステップでポジシ ョン“ｐ−１−ｎ”をもつビットの検査によって、累算器レジスタの内容が左側 にシフトされる際に、部分的に空白であることが見つけ出されたステップ“ｉ” の部分的剰余の他のビットも空白であることを確認することができ、しかも、そ の後、ステップ“ｉ”の部分的剰余が実際に全部空白であるかを見つけ出すこと ができること。 本発明の他の目的は、商の種々の修正条件がたった１回だけ考慮に入れられる だけであることにある。本発明によると、装置は、減算終了時に商に対して適用 される修正を計算するための従来形の回路を備えている。 本発明によると、この修正は、算術及び論理ユニットのキャリー入力に対して 、有利に適用される。 本発明の別の目的は、各減算ステップで、次の減算ステップに対して補数化さ れた商ビットを計算して、算術及び論理ユニットの入力にマルチプレクサによっ てこのビットを商の最下位ビットに導入するようにすることにある。 （図面の簡単な説明） 本発明の他の特徴及び利点は、本発明の非限定的実施例を用い且つ添付した次 の図面を参照してなされる以下の詳細な説明から明らかになる： 図１は、本発明による２進減算を実施するための装置のブロック図を示し、 図２は、本発明による空白の部分的剰余の検出手段ののブロック図を示す。 （発明の実施の形態） 図１には、本発明による計算装置のブロック図が示されている。 この装置には、主たる手段として、制御ユニット１により制御される算術及び 論理ユニットＡＬＵが備えられる。図示の例においては、４０ビット計算装置が あり、この４０ビットは、３２上位ビット及び８拡張ビットから成る。 従って、算術及び論理ユニットの入力でのオペランドは８拡張ビットを有し、 このビットは、符号を付けない表現形式では１０」にセットされ、或いは、符号 付の表現形式では符号ビットが採られる。算術及び論理ユニットＡＬＵにおける オペランドの符号ビットは、それ故、（ポジション“０”〜“３０”に対して） ポジション“３１”〜“３９”上のビットにより与えられる。 算術及び論理ユニットには、右側オペランド及び左側オペランドを夫々受ける ための２つの入力Ｏp₁，Ｏp₂、及び、算術乃至論理の演算結果を与えるための端 子Ｏpsが設けられる。 算術及び論理ユニットにおける演算に影響を及ぼすオペランドのタイプ及びフ ォーマットは、条件レジスタＲＣにおいて定義される： 各側のオペランドが符号付き（１）又は符号なし（０）であることを示すため の左側オペランド用符号タイプＳＧ、及び、左側オペランド用符号タイプＳＤ、 各側のオペランドが長フォーマット（１）又は短フォーマット（０）であるこ とを示すための左側オペランド用長さフォーマットＬＧ、及び、左側オペランド 用長さフォーマットＬＤ。 短フォーマットについては、オペランドが右手に位置合わせされ、即ち、数値 の最上位ビットがポジション“３１”をもつビット上に（既に分かっている取決 めを伴って）存在し、その最下位側１６ビットは「０」によって補数をとられ、 ８符号ビットは符号ビット又は「０」をもつ。 算術及び論理ユニットは、また、算術情報、即ち、２つの最上位キャリービッ トＣ₁，Ｃ₂及び結果の符号ビットＳｒを送出する。情報ビットＣ₁，Ｓｒは、計 算の終了時に条件レジスタＲＣに与えられる。この例においては、ビットＣ₁は このレジスタのキャリービットＣに与えられ、ビットＳｒは符号ビットＳに与え られる。ビットＣ，Ｓは、所定の時点に、計算された最終的な結果に関する情報 を与える。Ｃ₁，Ｃ₂及びＳｒは、さらに、他の情報ビットを条件レジスタＲＣに 送出する条件付け回路ＣＯＮＤにも与えられ、これらの他の情報ビットには、算 術及び論理ユニットの出力における結果の上位３２ビットが空白であることを示 すビットＺ、及び、使用されているフォーマットをこの結果がオーバフローして しまったことを示す容量オーバフロービットＯＶＦｃがある。この条件付け回路 は、算術及び論理ユニット乃至手段によって計算された結果を、オーバフローを 検出した場合には、フォーマットの最大値又は最小値に対応する飽和値を、出力 Ｏｐ_S1に与える。本発明では、この条件付け回路は、また、情報ビットとして、 左側オペランドの符号ビット、つまり、この例では、ｇ₃₉をうける。なお、本発 明によるこの条件付け回路は、後述するように、図２を参照しつつより詳細に説 明される。 本発明に従うと、ビットＺは、減算において別の重要度を有 している。つまり、このビットは、あとで分かるように、この同一の条件付け回 路ＣＯＮＤにより計算された部分的に空白の剰余の情報ビット線である。 オペランドはソースレジスタによって算術及び論理ユニットＡＬＵに与えられ る。この例では、左側オペランドは累算器Ａccにより与えられ、この累算器は、 また、条件付け回路ＣＯＮＤ（出力Ｏｐ_S1）を介する算術及び論理ユニットＡＬ Ｕの出力の行先レジスタである。右側オペランドはソースレジスタＲegにより与 えられる。 本発明に従うと、ソースレジスタと算術及び論理ユニットの入力Ｏｐ₂との間 には、シフタＤ及びマルチプレクサ２が設けられる。このシフタＤは、好ましく は、バレルレジスタであって、算術及び論理ユニットのオペランド入力の適用の 前に、ソースレジスタ内容を右又は左に任意数のポジションだけ算術的又は論理 的にシフトする操作を適用することができ、このオペランド入力は、この例では 、左側オペランド入力である。本発明においては、シフタは、左にむかって“１ ”ポジションだけシフトする動作を少なくとも１回行うことができるより簡単な シフタとすることもできる。 このシフタの出力ビットｂｄ₀〜ｂｄ₃₉は、左側オペランド入力のビットｇ₀〜 ｇ₃₉に供給される。より詳細にいうと、ビットｂｄ₁〜ｂｄ₃₉は、左側オペラン ド入力の対応するビットに直接供給される。本発明に従うと、ビットｂｄ₀は、 論理的マルチプレクサ２の入力に供給され、このマルチプレクサは、他の入力に 、条件レジスタＲＣから到来する符号比較ビットＣＳ及び補数化商ビットＮＱを 受ける。このマルチプレクサはビットを送出し、このビットは左側オペランドの ビットｇ₀に供 給される。 本発明に従うと、条件レジスタＲＣの符号比較ビットＣＳは、減算のために使 用される種々の条件回路から到来し、関係する減算ステップに応じて、被除数及 び除数の比較得られるビット、又は、商の修正のビットを表すことができる。 第１の条件回路３は、除数（右側オペランド）と被除数（左側オペランド）の 符号が相違する（ＣＳ₁＝１）か相違しない（ＣＳ₁＝０）かを示す第１のビット ＣＳ₁を送出し、このビットは、商の第１ビット（符号ビット）を決定するのに 用いられ、もしあるなら、商の修正を計算する。図１に示された実施例では、こ の回路３は、入力に、左側オペランド（被除数）の符号ビット及び右側オペラン ド（除数）の符号ビットを受ける排他的論理和（ＸＯＲ）ゲートで構成される。 このゲートは、出力から、第１の符号比較ビットＣＳ₁を送出する。拡張ビット を備えた計算装置が用いられたこの例では、符号ビットは、符号付の数値に対し て、最上位ビット（この例では、ポジション“３１”をもつビット）及び全ての 拡張ビット（これはビット“３１”のコピーである）により与えられる。符号付 でないケースでは、符号は必ず正であり、（ポジション“３１”をもつ）最上位 ビットは、もはや符号を表現せず、表現される数値の大きさを表し、この数値は その後「０」をもつビット“３９”に拡張される。それ故、各ケース毎に精確に ビットＣＳ₁を置くように要求される場合には、或る拡張ビット、例えば、左側 オペランド及び右側オペランドのポジション“３９”をもつビットが選択される 。また、オペランドが符号付きか符号なしかというタイプとポジション“３１” をもつビットとの間で論理積演算（ＡＮＤ）を実行して、各ケース毎にオペラン ドの真の 符号を得ることができる。図示の例では、被除数の符号ビットは左側オペランド のビットｇ₃₉によって与えられ、除数の符号ビットＳdivは、ＡＮＤゲート４の 出力に与えられ、このＡＮＤゲートは、右側オペランドが符号付か符号なしかを 示す条件レジスタＲＣからのタイプビットＳＤ、及び、ビットｇ₃₉を受ける。 本発明に従うと、第２の条件回路５が第２のビットＣＳ₂を送出し、このビッ トは、減算終了時に商に適用される修正を表す。 この回路は、この例では、３つの論理ゲート６，７，８を備え、入力にビット Ｚ，ＣＳ，Ｓdivを受ける。ビットＳdivは、すでに分かっているように、タイプ が符号付か符号なしかに拘わら除数の符号を示す。ビットＺは、このケースでは 、本発明に従って、部分的に空白の剰余の情報ビットを表す。 ゲート６は、入力としてこのビットＺ及び除数の符号ビットＳdivを受ける論 理的ＡＮＤゲートである。 ゲート７は、反転入力に同じビットＺを受け、通常入力にレジスタＲＣの符号 比較ビットＣＳを受ける論理的ＡＮＤゲートである。 ゲート８は、入力として上記ゲート６，７の出力を受けるＯＲゲートである。 このゲートが送出する論理的な出力ビットは、商の修正のための第２のビットＣ Ｓ₂である。 第３のビットＣＳ₃が制御ユニット１を可能化して除数及び被除数の符号が同 一符号であるのか否かについての直接書込みを、回路３に代わって実行させるの に用いられる（これは、除数及び被除数の符号がそれ以前に知られているケース におけるものである）。 これらの３つのビットＣＳ₁，ＣＳ₂，ＣＳ₃はマルチプレクサ９に供給され、 このマルチプレクサの出力によって、何れかのビットをスイッチして、条件レジ スタＲＣのビットＣＳに記憶されるビットＣＳcに導く。 算術及び論理ユニットＡＬＵは、また、最下位ポジションをもつビットへのキ ャリー値の適用又は非適用を可能化するビットＣinを受ける。一般的には、図示 のように、マルチプレクサＭＵＸ条件レジスタＲＣのキャリービットＣ及び「０ 」に強制されるビットがマルチプレクサＭＵＸの入力で受けられ、算術及び論理 ユニット内で演算がキャリー操作を伴って実行されるのかキャリー操作なく実行 されるのかに応じて、どちらかの入力が適用される。 本発明に従うと、マルチプレクサＭＵＸに備えられる補足的な入力に、上述し た条件回路５によって計算された修正ビットＣＳ₂を受ける。 そして、条件レジスタの補数化商ビットＮＱは、（除数の減算又は除算につい ての演算の後）除数の符号を剰余の符号と比較する条件回路１０によって与えら れる。除数の符号は、既に分かっているように、ビットＳdivにより与えられ、 そして、ここで関係する剰余の符号は、算術及び論理ユニットによる計算結果の 符号ビットによって、即ち、一般的に結果（ｂ₃₉）のポジション“３９”をもつ ビットに対応するビットＳｒによって与えられる。 図１に示された実施例では、回路１０に備えられた排他的論理和（ＸＯＲ）ゲ ート１１ドが、入力としてビットＳdiv，Ｓｒを受ける。このゲートの出力は、 条件レジスタＲＣのビットＮＱに記憶された補数化商ビットを与える。 さて、図２を参照して、本発明による条件付け回路ＣＯＮＤを詳細に説明しよ う。この回路の第１部分は、本発明に従って、空白の結果か、或いは、部分的に 空白の剰余に関係する情報かの何れかを表すビットＺをセットするための回路１ ２〜１８により構成され、第２部分は、本発明に従って、オーバフローか或いは 不可能な除算かの何れかを表すビットＯＶＦをセットするための回路１９〜２２ により構成される。 第１部分は最下位側１６ビットｂ₀〜ｂ₁₅を第１のゼロ比較回路１２に受け、 この回路は、入力ビットが全て「０」に等しい場合、「１」に等しい出力ビット Ｚｌを生じ、そうでない場合には、「０」に等しい出力ビットＺｌを生じる。次 のビットｂ₁₆〜ｂ₃₁は、第２のゼロ比較回路１３に与えられる。この回路は、入 力ビットｂ₁₆〜ｂ₃₁が全て「０」に等しい場合、「１」に等しい出力ビットＺｈ を生じ、そうでない場合には、「０」に等しい出力ビットＺｈを生じる。これら の回路１２，１３は、例えば、４ビットに対して１つ設けられ、４入力付きＡＮ Ｄゲートが後続するＮＯＲゲート（図示せず）を使用することによって、単純に 作成される。 上記２つのビットＺｈ，Ｚｌは論理的ＡＮＤゲート１４に入力として供給され 、このゲートは、算術及び論理ユニットにより計算された結果の有効ビットｂ₀ 〜ｂ₃₁が、全て空白である（＝１）か否（＝０）を示す第１のビットＺ₁を送出 する。 本発明に従うと、条件付け回路には、別のビットＺ₄が論理回路１５〜１７に よって用意されている。 論理的ＡＮＤゲート１５は、１方の入力にビットＺｈを、そして、反転入力に ビットｂ₁₅を受ける。このゲートは、ビット ｂ₁₅，ｂ₁₆〜ｂ₃₁が全て空白である場合、「１」に等しい論理出力Ｚ₂を送出し 、そうでない場合には、「０」に等しい論理出力Ｚ₂を送出する。 論理的ＡＮＤゲート１６は、１方の入力に条件レジスタＲＣのビットＺを受け 、反転入力に、算術及び論理ユニットの出力から結果のビットｂ₁₅を受ける。こ のゲートが生じる論理出力Ｚ₃は、ＯＲゲート１７の入力として供給され、この ＯＲゲートは、第２の入力にゲート１５の出力Ｚ₂を受ける。ゲート１７は、出 力に、ビットｂ₁₅，ｂ₁₆〜ｂ₃₁が空白である場合、或いは、条件レジスタのビッ トＺが「１」に等しく、且つ、ビットｂ₁₅が空白である場合に、「１」に強制さ れた結果ビットを送出する。そして、さもない場合は、このビットＺ₄は「０」 に等しくなる。 そして、第１の比較回路１２の出力Ｚｌは、また、最下位側１６ビットが空白 か否かを示すのに用いられ、従って、これにより除算の剰余を修正することがで きることが明らかである。これらの３つのビットＺ₂，Ｚ₄，Ｚｌは、マルチプレ クサ１８の入力に供給され、このマルチプレクサは、条件レジスタＲＣのビット Ｚに格納さるビットＺｃの状態を制御する。 条件付け回路には、さらに、飽和回路１９が備えられ、この回路は、主として 、算術及び論理ユニットから、最上位キャリービットＣ₁，Ｃ₂及び符号ビットＳ ｒを受けてオーバフローがあるかを見つけ出し、対応する諸ビットＯＶＦ₁を生 じ、できれば、出力に対応する飽和出力Ｏｐ_S1を生じる。 本発明によると、算術及び論理ユニットの入力に存在する除数及び被除数の除 算が可能か否かを、即ち、（数値が小数フォーマットで表現されていると仮定し て）被除数の絶対値が除数 の絶対値より厳密に小さいかどうかを、見出すための論理回路が設けられる。こ れは、２つのオペランドが同一の符号をもつ場合は減算結果が、或いは、これら が反対の符号をもつ場合は加算結果が、厳密に負であるか否かを見つけ出すこと にある。 この例においては、この論理回路は第１及び第２の論理ゲート２０，２１から 成り、他的論理和タイプの第１の論理ゲート２０は、加算又は減算を実行した算 術及び論理ユニットの出力にある結果のビットＳｒ、及び、左側オペランドの符 号、この例ではｇ₃₉を、入力に受ける。ＯＲタイプの第２の論理ゲート２１は、 減算２０の出力、及び、空白の結果を示す第１のビットＺ₁を入力に受ける。ゲ ート２１の出力は、これが「１」に等しい場合、左側オペランドを右側オペラン ドで除算することが不可能であり、（絶対値の点から）被除数が除数よりも厳密 に小さくないことを示す情報ＯＶＦ₂を与える。 マルチプレクサ２２はビットＯＶＦ₁，ＯＶＦ₂のどちらか一方をスイッチして ビットＯＶＦｃに導き、このビットＯＶＦｃが条件レジスタＲＣのビットＯＶＦ に記憶される。 上述した種々の回路は、すべて、制御ユニット１によって次のとおりに制御さ れる： 算術及び論理ユニットは、指令ｍＡＬＵにより制御され、 条件付け回路は、指令ｍＣＯＤ₁により、この回路のマルチプレクサ１８を制 御してビットＺｃを用意するように制御され、且つ、指令ｍＡＬＵ₂により、マ ルチプレクサ２２を制御してビットＯＶＦｃを用意するように制御され、 条件レジスタＲＣは、指令ｍＲＣにより、制御ユニットを可能化して前述した このレジスタの条件ビットの全部又は一部を 書き込むように制御され、 シフタＤは、指令ｍＤにより制御され、 算術及び論理ユニットの左側オペランド上のマルチプレクサ２は、指令ｍ２よ り制御され、 マルチプレクサＭＵＸは、指令ｍＭＵＸにより、キャリー値を算術及び論理ユ ニットに供給するように制御され、そして、 マルチプレクサ９は、指令ｍ９により、ビットＣＳ₁を計算して条件レジスタ のビットＣＳに供給するように制御される。 これから、本発明の装置についての制御方法を、右側オペランド側にはソース レジスタ内に除数があり、左側オペランド側には累算器内に被除数があるものと して説明する。 制御ユニットは、右側及び左側オペランドの負のタイプを表すビットＳＤ，Ｓ Ｇを設定する。注意すべきことは、実行作業が同一タイプのオペランド上にだけ なさぱるので、１つのオペランド、例えば、除数のオペランドを設定するだけで 十分であることである。 図１，２に示された例に従うと、４０ビットの算術及び論理ユニットを備え、 この４０ビットが８つの拡張ビットからなるものとし、オペランドのフォーマッ トは、好ましくは、次のとおりである：被除数は長フォーマットに従って３２ビ ット上に表現される（長フォーマットビットＬＧは条件レジスタ内で設定される ）。 除数は、大きさが１６ビット上に表現される。従って、短フォーマットビット ＬＤは、条件レジスタ内で設定される。これはレジスタＲegに格納される 符号付きの除算（ＳＤ＝ＳＧ＝１）がじっこうされるものと 仮定する。前もってビットＳＤ，ＬＤ，ＳＧ，ＬＧを読出している制御ユニット の指令を受けて、被除数は算術及び論理ユニットの左側入力にローディングされ 、併せて、符号ビットがポジション“３１”をもつビット上に、そして、符号の 拡張がビット“３２〜３９”上に、設定される。除数は算術及び論理ユニットの 右側入力の最上位側１６ビット“１６〜３１”上にローディングされ、併せて、 最下位側１６ビット（ポジション“０〜１５”）が「０」（短フォーマット）に セットされる。符号はポジション“３２〜３９”をもつビットに拡張される（符 号付きタイプ）。 本発明によれば、オペランド（被除数及び除数）のそれぞれの符号が知られてい ない場合は、符号を比較するための第１命令が実行されるが、この命令によって 、オペランドが同一符号をもつか否かを決定する。従って、制御ユニットは符号 比較命令ＸＭＰＳを受け、この命令によって、マルチプレクサ９を活動化して（ 指令ｍ９）、出力ＣＳ₁をスイッチしてマルチプレクサの出力ＣＳｃに導く。こ のビットＣＳ₁は、オペランドの符号を処理する排他的論理和（ＸＯＲ）ゲート によって与えられる。オペランドの符号が知られている場合は、制御ユニットに よりビットＣＳ₃をスイッチしてビットＣＳｃに導く。そして、ビットＣＳｃは 条件レジスタＲＣのビットＣＳに記憶される。 それから、除算が可能であることが確認される。もちろん、非回復アルゴリズ ムを実施するためには、（数値は小数フォーマットディジタル表現されると仮定 して）被除数の絶対値が除数の絶対値より厳密に小さくなくてはならない。本発 明によると、除算の無効性を示すために、オーバフロービットＯＶＦが条件レジ スタで用いられるが、このビットはすでに分かってい るように、除算に対しては異なる態様で計算される（ＯＶＦ₂：回路２０，２１ 、図２）。 制御ユニットは、対応する命令ＣＨＫＤＩＶを受けて、前もって設定された条 件レジスタＲＣの符号比較ビットＣＳを読出し、その値が「１」の場合、オペラ ンドの符号が反対であることを示すので、算術及び論理ユニットに２つのオペラ ンドを加算するように、そして、その値が「０」の場合、被除数（左側オペラン ド）から除数（右側オペランド）を減算するように指令する。これらの演算は、 非変化状態を維持している累算器に対して、何らの結果出力も伴わない。それか ら、制御ユニットは、条件付け回路ＣＯＮＤのマルチプレクサ２２に指令ｍＣＯ ＮＤ₂を送って、ビットＯＶＦ₂をスイッチしてビットＯＶＦｃに導き、このビッ トを条件レジスタのビットＯＶＦに記憶させる。そこで、次式が得られる： ＯＶＦｃ＝ＯＶＦ₂＝！（Ｓｒ[XOR]ｇ₃₉）＋Ｚ， ここで、記号“！”は、補数が採られなければならないことを示す。 従って、条件レジスタＲＣに記憶されたビットＯＶＦは、ビット“０〜３１” 上の結果が空白である場合、或いは、算術及び論理ユニットの出力のビットＳｒ により与えられる結果の符号及び被除数の符号が同一である場合、「１」に等し い。 除算が可能である場合には、それから、第１の減算ステップをとることができ る。本発明によれば、この第１のステップは、商の符号ビットを計算し、新しい 部分的剰余（第１の部分的剰余）を計算し、そして、次のステップに対する補数 化商ビットを計算することにある。このために、命令ＤＩＶＳが用いられ、この 命令は、符号付き減算を実行するためにたった一度だけ用 いられる。すでに注目することができるのは、ビットＣＳにより与えられ、ＣＳ₁ によって或いは直接制御ユニットによって設定される商の符号が知られている ということである。 命令ＤＩＶＳを受けると、制御ユニットは次の命令を実行する： 指令ｍＤをシフタに送って、シフタにより、累算器（依然として被除数を構成 している）の内容を左方向に１ポジションだけシフトさせるようにすること； 指令ｍ２を左側オペランドの入力のマルチプレクサ２に送って、このマルチプ レクサにより、条件レジスタのビットＣＳをスイッチして左側オペランドの最下 位ポジションをもつビットに導くようにすること。従って、算術及び論理ユニッ トの左側入力に、そのビットｇ₀上にビットＣＳを伴って、左方向に１ビットだ けシフトされた被除数が得られる。つまり、ビットｇ₀は、符号ビットを表すこ の第１の除算ステップの部分的商である； 指令ｍＡＬＵを算術及び論理ユニットに送って、ビットＣＳが「０」に等しい 場合は、部分的剰余から除数を減算し、ビットＣＳが「１」に等しい場合は、累 算器での結果をセーブしつつ、加算するようにすること。改めて分かることは、 ポジション値“１〜１５”を有する１６ビットの除数が「０」に等しくなるとい うことである（短フォーマット）。つまり、ポジション値“１６〜３９”を有す る１６ビットだけがこの演算により影響される。左側オペランドのポジション値 “１〜１５”を有するビットは、非変化状態を維持する。従って、部分的剰余は 計算された； 次式で与えられる補数化商ビットＮＱを条件レジスタＲＣに セーブすること： ＮＱ＝（Ｓdiv）[XOR]（Ｓｒ）， 即ち、符号付き除算での符号（ここで、ＳＤ＝１）は、除数の符号と計算さ れた新しい部分的剰余の符号ビットＳｒ（ビット“３９”）との間の排他的論理 和（ＸＯＲ）ゲートにより与えられる： そして最後に、ＩＶＳを受けると、指令ｍＣＯＮＤ₂を条件付け回路のマルチ プレクサ１８に送って、部分的に空白の剰余ビットＺ₄をスイッチしてビットＺ ｃに導き、このビットを条件レジスタＲＣのビットＺに記憶すること。本発明に よると、この第１の除算ステップに対して、部分的に空白の剰余の出現が明らか になる。 それから、次の除算ステップに続けることができる。一旦商の符号ビットを計 算するためのステップが行われると、商の次のビットを計算する必要がある。 本発明によれば、命令ＤＩＶＱがこのために用いられる。この命令は、新しい 部分的商を計算し、それから、新しい部分的剰余を計算し、それから、次のステ ップのために補数化商ビットＮＱを計算し、そして最後に、部分的に空白の剰余 の出現、或いは、先行する部分的に空白の剰余の確認を記憶する。 本発明に従って命令ＤＩＶＱを受けることによって、制御ユニットは次の操作 を実行する： 指令ｍＤをシフタに送って、左側オペランドへの転送を伴って、累算器の内容 を左方向に１ポジションだけシフトさせるようにすること； 指令ｍ２を左側オペランドの入力のマルチプレクサ２に送って、条件レジスタ のビットＮＱの反転をスイッチして左側オペ ランドの最下位ビットｂ₀に導くようにすること； 指令ｍＡＬＵを算術及び論理ユニットに送って、累算器の結果をセーブしつつ 、条件レジスタのビットＮＱが値「１」であるか「０」であるかに応じて、この ように計算された左側オペランドを伴う除数の減算又は加算を実行すること： 次の減算ステップのために、前述のように、条件レジスタ内の補数化商ビット ＮＱを計算すること： 条件付け回路のマルチプレクサ１８にスイッチ指令ｍＣＯＮＤ₁を送り、本発 明に従って、条件レジスタのビットＺを、部分的に空白の剰余に関係する情報ビ ットＺ₄で更新すること。 改めて分かることは、本発明によれば、最初に、ビット“１５”及び部分的剰 余の最上位側ビット“１６〜３１”が全て空白であるかを見つけ出す検査が実行 されて、部分的に空白の剰余に関係する情報が「１」で設定されるようにし、次 に、既に「１」に設定された部分的に空白の剰余による検査がビット“１５”上 に実行されて，累算器レジスタの内容が左方向にシフトされている際、最上位側 ポジションに向かって順次シフトされる部分的剰余の他の最下位側諸ビットも空 白であるかを見つけ出すようにする。このことがない場合は、部分的に空白の剰 余情報ビットが「０」にリセットされる。要するに、ステップ“ｉ”で、部分的 に空白の剰余が見つけられた場合は、後続する各ステップで、ビット“１５”に 対してシフトされる最下位ビットが空白であるか否かを見つけ出す検査が実行さ れる。ステップ“ｉ＋ｋ”で、空白でないビット“１５”が見つかった場合、ス テップ“ｉ”での剰余が完全に空白ではないことを意味する。この検査に並行し て、各ステップでは、新しい部分的に空白の剰余が部分的に空白であるか否かを 見つけ出す検査が 継続される。減算の終了時には、ビット１Ｚは、部分的剰余が完全に空白か否か を示す。従って、検査は、発生したことを記憶しつつ、減算の間ずっと行われ、 減算の終了時に解釈される。このように、賢明な監視が可変サイズのオペランド の無効（ヌリティ）について行われる。注目すべきは、たった１つの部分的に空 白の剰余が減算の間に出現することである。 除算ステップＤＩＶＳ及び１４回の除算ステップＤＩＶＱが実行されてしまう と、それに従って、最後の命令ＤＩＶＱにより、部分的に空白の剰余が存在した か否かといことを示す最終ビットＺが得られる。 そのときなお行わなければならないことは、部分的商を修正して最終的な商を 得るようにすることである。本発明によれば、最下位ポジションに対して１単位 を加算する必要がある全てのの条件が、ただ１度だけ考慮される。本発明に従う と、条件回路５が、代表累積ビットＣＳ₂を計算するのに使用され、結果を累算 器にセーブしつつ、算術及び論理ユニットのキャリー入力Ｃinが、このビットＣ Ｓ₂を商の最下位ポジションに加算するのに使用される。この条件回路の実施例 については図１を参照しつつ既に説明した。累積条件は次式で与えられる： ＣＳ₂＝（Ｓdiv・Ｚ）＋（！Ｚ・ＣＳ）。 このビットは、修正されなければならない次の２つのケースを組み合わせてい る：一つは、被除数及び除数が反対の符号をもつケースで、これは条件レジスタ のビットＣＳにより与えられ、もう一つは、除数が負であり且つ減算の間少なく とも１つの完全に空白の部分的剰余があったケースである。後者のケースでは、 もちろん、部分的剰余は正であると考えられて、「１」に等しいビットＮＱ、即 ち、次のステップで「０」に等しい部 分的商の或るビットがもたらされた。実際上、空白の剰余は、除数と同一の符号 を持っており、従って、次のステップに対しては、「１」に等しい商のビット（ ＮＱは「０」に等しい）を導入するように考えるべきである。 それで、制御ユニットは、商を修正するための命令ＲＥＳＱを受けると、次の 指令を実行する： 指令ｍＤをシフタに送り、シフタによって、左方向に１ポジションだけシフト された累算器の内容を、左側オペランドとしてロードするようにすること； 指令ｍ２を左側オペランドの入力のマルチプレクサ２に送って、このマルチプ レクサにより、ビットＮＱの反転をスイッチして左側オペランドの最下位ビット に導くようにすること； 指令ｍＭＵＸをマルチプレクサＭＵＸに送って、条件回路５のビットＣＳ₂を スイッチして算術及び論理ユニットのキャリー入力Ｃinに導くようにすること； 指令ｍＡＬＵを算術及び論理ユニットに送り、算術及び論理ユニットによって 、このキャリーを左側オペランドに加算するようにすること。それで、累算器は 、最下位側１６ビット上に、符号付きのフォーマットをもつ右の商を有する。剰 余は他の２４ビットで表現される； 指令ｍ９をマルチプレクサ９に送って、ビットＣＳ₂をスイッチして条件レジ スタのビットＣＳに導くようにすること； 指令ｍＣＯＮＤ₁を条件付け回路のマルチプレクサ１８に送って、ビットＺｌ をスイッチして条件レジスタのビットＺに導くようにすること。ビットＺは、修 正された商が空白であるか否かを示す。 従って、本発明による命令ＲＥＳＱによって新しいビットＺ， ＣＳを計算する。部分的剰余が何ら検出されない場合ビットＣＳは変化しないこ とが分かるであろう。ビットＺｌは、算術及び論理ユニットの演算結果の最下位 側１６ビット（商）が「０」に等しい場合、「１」に等しい。 この条件は、命令ＲＥＳＱの前の商がただ１つのもので成り且つＣＳ₂が「１ 」に等しいときに、剰余を修正するのに用いられる。そして、修正された商は、 「１」に等しいが、キャリーの伝播によって、部分的剰余が変更されることが示 される。 ビットＣＳ₂をもつビットＣＳは、また、部分的剰余を修正するのにも用いら れる。 本発明によれば、或る命令ＲＥＳＲが実行されて、部分的剰余を修正するよう にする。制御ユニットは、条件レジスタのビットＣＳ，ＮＱ，Ｚ上に検査を施す 。すでに分かっているのは、るのに用いられることである。 この役割に対するビットＣＳは、商を修正するためのビットＣＳ₂で成ってい る。この役割に対するビットＮＱは、最後の命令ＤＩＶＱによって計算された最 後の補数化商ビットで成っている（命令ＲＥＳＱはビットＮＱを変更せず、制御 ユニットは、この命令のために条件レジスタのビットＮＱ上に指令ｍＲＣを送る ことはない）。 ＣＳ＝ＮＱ の場合、制御ユニットは何もしない。 ＣＳ＝０， 且つ、ＣＳ＝１ の場合は、制御ユニットは部分的剰余に除数を加算する。この演算のためには、 除数を格納するレジスタＲegをシフタに切換えるのが有利であり、制御ユニット は、右方向に１ポジション だけシフトするための指令ｍＤをシフタに送って、左側オペランド上に除数を２ 度得ると共に、累算器の内容を右側オペランドに送る（破線の矢印）。 ＣＳ＝１， 且つ、ＣＳ＝０ の場合には、制御ユニットは累算器内容から除数を２度減算する。後者の場合、 制御ユニットは、算術及び論理ユニットに、累算器内容（右側オペランド）及び ２度の除数（右側オペランド）の補数の合計を計算させるが、この際、上記補数 は、Ｚ＝０のときは、２度の除数の両者の補数とし、Ｚ＝１のときは、２度の除 数の一方の補数とする（もちろん、この場合、両者の補数の計算時に存在する増 分「＋１」は、命令ＲＥＳＱにおいて既に実行されている）。 算術及び論理ユニットの結果は、それから、最上位側２４ビットについてのみ 累算器内にローディングされる。商は、最下位側１６ビットにおいて変化してお らず、真の剰余は、そのとき、最上位側２４ビットに位置づけされている。本発 明による実行装置に関して説明した符号付き減算は、小数フォーマットを用いる オペランドに関係する。それで、オペランドが整数フォーマットの場合には、符 号比較（ＣＳ）の後、被除数の１ポジション左方向シフトが、減算を計算する前 に行われる。減算の終了時には、剰余は、真の剰余の２倍であるように解釈され るであろう。 一方、減算が可能であるという検証は、被除数のシフト動作の後行われる。 符号なしの減算に関しては、ビット符号がない。それにもか かわらず、本発明によれば、商の符号を計算するための根ＤＩＶＳを実行して、 第１の商ビットを計算する必要がある。この命令は商に第１の非有効ビットを発 生する。それから、１４の命令ＤＩＶＱを実行して商の他の諸ビットを計算する 必要がある。従って、或る補足命令ＤＩＶＱがある。商は、いまや、１７ビット 上に表現されるが、ポジション“１６”をもつビットは、ここでは、非有効ビッ トである。剰余は、そのとき、最上位側２３ビットで表現される。 符号つき減算モードから符号なし減算モードへの転換は、条件レジスタのビッ トＳＤの変更によって行われる。つまり、ＳＤ＝０は、除数が符号付きでないこ とを示し、従って、Ｓdiv＝０である。被除数については、８拡張ビットに「０ 」を格納することで十分である。 符号なし減算の場合には、オペランドのフォーマットが整数フォーマットであ るか小数フォーマットであるかということに拘わらず、相違がなく、結果の最終 的な解釈においてのみ投割を演じる。 本発明による実行装置並びに種々の組合わせ及びマルチプレキシング回路のた めに、種々の命令のそれぞれがたった１サイクルで都合良く実行される。そして 、減算が不可能なケースを取り扱う目的を除いては、ユーザは、もはや、例外ル ーチンを実行して結果を修正するようなことはしなくてよい。 小数の符号付き減算の或る例では、１６による３２ビットの符号付き減算には 、１９の基本的な命令が必要になる（ＣＭＰ，ＣＨＫＤＩＶ，１４回のＤＩＶＱ ，ＲＥＳＱ）が、ことによると、剰余が修正されなければならない場合、必要な らば、他の計算のために、更に１つの命令が必要になる（さらに、ループ カウンタを初期化するための命令ＤＩＶＱを付加することも必要である）。商は 、最終的には１６ビット上に表現される。 もちろん、例示のような高精度が要求されない場合は、より少数の商ビット（ 従って、より少数の減算ステップＤＩＶＱ）を選択することができる。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年１１月１日 【補正内容】 請求の範囲 １．部分的剰余の非回復形の方法に従って被除数を除数で除算する演算をディ ジタル的に実行するための装置であって、 部分的剰余の計算を実行するための算術及び論理ユニット、 減算の間、空白の部分的剰余を検出するための回路、 被除数にて初期化され、それから、各減算ステップに対して、部分的剰余を最 上位側諸ビット上に、そして、商を最下位側諸ビット上に格納する累算器、 実行された最後の算術的又は論理的演算に関する情報ビットを格納する条件レ ジスタ（ＲＣ）、及び、 前記算術及び論理ユニットの右側オペランド入力（Ｏｐ₁）にありｎビットの 除数を格納するためのソースレジスタ（Ｒeg）を具備した装置において、 前記算術及び論理ユニットの左側オペランド入力（Ｏｐ₂）にあって前記累算 器の内容を１ポジションだけ左方向にシフトする操作を得るためのシフトレジス タ、及び、 商計算の第１のステップ（ＤＩＶＳ）で、除算及び被除数の符号を比較するた めのビットであって、前記条件レジスタのビット（ＣＳ）に格納され商の符号ビ ットを表すビットを、提供するための、そして、商計算の後続ステップ（ＤＩＶ Ｑ）での左側オペランドの最下位ビット（ｇ₀）として、先行ステップ“ｉ−１ ”で計算され前記条件レジスタに記憶された補数化商ビット（ＮＱ）であって、 商計算の当該ステップ“ｉ”での商の最下位ビットを表すビットを、提供するた めのマルチプレクサ（２） を具備し、 商計算の各ステップで、前記空白の部分的剰余を検出するための回路によって 計算されたゼロ検出ビットが、条件レジスタ内の或るビット（Ｚ）において更新 される ことを特徴とする装置。 ２．前記空白の部分的剰余を検出するための回路は、各減算ステップでゼロ検 出ビットを計算して前記条件レジスタのビット（Ｚ）を再更新するための第１の 組合せ回路を備え、この再更新は、ステップ“１”で計算されたこのビットが、 前記累算器内に格納された結果のビットｂ₁₆〜ｂ₃₁，ｂ₁₅が全て空白である場合 に、或いは、先行ステップ“ｉ−１”で計算され前記条件レジスタに記憶された ゼロ検出ビット（Ｚ）及びビットｂ₁₅が空白である場合に、「１」に等しくなる ようにして行われることを特徴とする請求項１に記載の装置。 ３．商を修正するための回路を具備し、 この回路は、 商の修正ビット（ＣＳ₂）を計算するための第１の組合せ回路であって、この 計算は、このビット（ＣＳ₂）が、除数が負であり（Ｓdiv＝１）且つ全部が空白 の剰余が検出された場合に、或いは、全部が空白の剰余が検出されなかったが（ ！Ｚ＝１）除数及び被除数が異なる符号をもつ場合（ＣＳ＝ＣＳ₂＝１）に、「 １」に等しくなるようにして行われる第１の組合せ回路、及び、 前記算術及び論理ユニットに入力キャリービット（Ｃin）として誤差修正ビッ トを供給するためのマルチプレクサ（ＭＵＸ）を備える ことを特徴とする請求項２に記載の装置。 ４．前記商の修正ビットは、それ後前記条件レジスタのビット（ＣＳ）に格納さ れ、この商修正のビットｂ₀〜ｂ₁₅が全て空白であるかどうかが条件レジスタに 記憶されて、部分的剰余が修正されなければならないように設定されていること を特徴とする請求項３に記載の装置。

Claims (1)

1. 【特許請求の範囲】 １．部分的剰余の非回復形の方法に従って被除数を除数で除算する演算をディジ タル的に実行するための装置であって、部分的剰余の計算、部分的剰余の検出を 実行するための算術及び論理ユニットを具備した装置において、減算中の空白の 部分的剰余の検出回路を具備することを特徴とする装置。 ２．被除数にて初期化され、それから、各減算ステップに対して、部分的剰余を 最上位側諸ビット上に、そして、商を最下位側諸ビット上に順次格納する被除数 用累算器、及び、除数の有効ｎビットを格納するレジスタを具備する請求項１に 記載の装置において、前記検出回路は、各減算ステップで部分的に空白の剰余の 情報ビット（Ｚ₄）を更新するものであって、この情報ビットは、減算ステップ ｉにおいて、ｎビットの除数の減算乃至加算によって減算ステップｉで変更され た部分的剰余の最上位側ｎビットを検査すること、変更されない上位ビットに従 うビットを検査すること、及び、ステップｉ−１で計算された部分的に空白の剰 余の情報ビットを検査することによって、決定されることを特徴とする装置。 ３．実行された最後の算術的又は論理的演算に関する情報ビットを格納する条件 レジスタ（ＲＣ）、 前記算術及び論理ユニットの右側オペランド入力（Ｏｐ₁）にあってｎビット の除数をするためのソースレジスタ（Ｒeg） 前記算術及び論理ユニットの左側オペランドの入力に関し、第１ステップにお いて、ｐビットの被除数を格納するため（ｐ は、ｎ以上である）、そして、次のステップにおいて、最上位側（ｐ−ｍ）ビッ ト上の部分的剰余、及び、最下位側ｍビット上の部分的商を格納するため（ｍは 、実行されるステップ数に応じて変化する）の累算器 を具備し、 各減算ステップに対する部分的剰余の計算は、ポジション０への商ビットの導 入を伴いつつ、左側オペランドにおいて、前記累算器の内容を最上位側諸ビット に対して１ポジションだけシフトすることにあり、前記算術及び論理ユニットは 、左側オペランドの最上位側ｎビット上に設定された左側オペランドの内容に関 するｎビットの除数の加算乃至減算を実行する 請求項２に記載の装置において、 前記空白の部分的剰余の検出回路は、除算ステップｉにおいて、左側オペラン ドの最上位側（Ｐ＋１）ビット〔（ｐ−ｎ）〜（ｐ−１），（Ｐ−ｎ−１）〕が 全て空白であるかを検出して、第１の論理出力（Ｚ₂）を「１」或いは「０」に するための第１の組合せ回路（１５）、前の除算ステップ（ｉ−１）において更 新された前記部分的に空白の剰余の情報ビット（２４）が空白の剰余を示す場合 、有効（ｐ−ｎ−１）ビットが空白であるかを検出して、第２の論理出力（Ｚ₃ ）を「１」又は「０」にするための第２の組合せ回路（１６）、及び、第１の論 理出力（Ｚ₂）及び第２の論理出力（Ｚ₃）間の論理和をとり、当該除算ステップ ｉの部分的に空白の剰余の検出ビット（Ｚ₄）を送出するＯＲゲート（１７）を 備える ことを特徴とする装置。 ４．請求項３に記載の装置において、前記検出回路は、最下位 側（ｐ−ｎ−１）ビットが全て空白であるか否かを検出して、最終的な商が空白 であるか否かを決定し、論理出力（Ｚｌ）を設定する組合せ回路（１２）を備え ることを特徴とする装置。 ５．請求項１〜４に記載の装置において、 前記部分的に空白の剰余の情報ビット（Ｚ₄）は、前記条件レジスタのゼロ検 出ビットに記憶され、 算術及び論理ユニットの出力による空白の結果を検出する検出回路の出力、及 び、最下位側（ｐ−ｎ−１）ビットの空白の検出出力（Ｚｌ）を、入力に受け、 前記条件レジスタ（ＲＣ）の格納領域の「０」検出ビット（Ｚ）に記憶されるべ きビット（Ｚ_c）を出力から送出する第１のマルチプレクサ（１８） を具備することを特徴とする装置。 ６．請求項５に記載の装置において、さらに、 算術及び論理ユニットの入力の２つのオペランドの符号のタイプが同一符号を もつか否かを決定し、条件レジスタ（ＲＣ）の対応する符号比較ビット（ＣＳ） を「１」又は「０」にする組合せ回路（３） を具備することを特徴とする装置。 ７．請求項６に記載の装置において、 各除算ステップ１で、後続する除算ステップ（ｉ＋１）に対し、補数をとられ た商ビットを決定する（ＮＱ）ための別の組合せ回路であって、除数の符号ビッ ト（Ｓdiv）、及び、当該除算ステップ１で計算された部分的剰余の符号ビット を入力に受け、条件レジスタ（ＲＣ）の格納領域に対して補数化商ビッ ト（ＮＱ）を出力に送出する排他的論理和ゲート（１１）で成る回路 を具備することを特徴とする装置。 ８．請求項７に記載の装置において、 前記累算器の内容の左方向への１ポジションだけのシフトを実行するためのシ フト手段、及び、 このシフト手段の出力の最下位ビット、符号比較ビット（ＣＳ）、及び、条件 レジスタ（ＲＣ）に格納された補数化商ビット（ＮＱ）を入力に受け、前記算術 及び論理ユニットの入力に対する最下位ビット（ｇ₀）を出力に送出するマルチ プレクサ（２） を具備することを特徴とする装置。 ９．請求項８に記載の装置において、 除算終了時に際し、除数の符号ビット（Ｓdiv）、前の除算ステップで計算さ れた部分的に空白の剰余の情報ビット（Ｚ＝Ｚ₄）、及び、符号比較ビット（Ｃ Ｓ）に応じて商の修正ビット（ＣＳ₂）を決定するための他の組合せ回路であっ て、空白の部分的剰余の情報ビットの反転及び除数の符号ビット間の第１の論理 的ＡＮＤゲート、及び、各論理ゲートの出力を受け出力の修正ビットを出力から 送出するＯＲゲートから成る回路 を具備することを特徴とする装置。 １０．前記算術及び論理ユニットは、算術及び論理ユニットの最下位ビット上に キャリービットを増分するためのキャリー入 力（Ｃin）を有する請求項９に記載の装置において、 少なくとも、条件レジスタ（ＲＣ）の格納内容のキャリービット（Ｃ）、及び 、修正ビット（ＣＳ₂）を受けて、出力修正命令の下、この最後の同一キャリー ビットを算術及び論理ユニットに供給するようにするマルチプレクサ（ＭＵＸ） を具備することを特徴とする装置。