JP2552029B2 - 演算回路装置 - Google Patents
演算回路装置Info
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- JP2552029B2 JP2552029B2 JP2227738A JP22773890A JP2552029B2 JP 2552029 B2 JP2552029 B2 JP 2552029B2 JP 2227738 A JP2227738 A JP 2227738A JP 22773890 A JP22773890 A JP 22773890A JP 2552029 B2 JP2552029 B2 JP 2552029B2
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- Japan
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- circuit
- arithmetic
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- arithmetic circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算回路装置に関する。
従来、演算を行う回路の入力から出力までの過程は、
クロックに同期して入力データのラッチ動作などや、入
力データの処理を行い、出力のタイミングはこのクロッ
クに同期させていた。
クロックに同期して入力データのラッチ動作などや、入
力データの処理を行い、出力のタイミングはこのクロッ
クに同期させていた。
次に従来の除算回路中の演算終了検出回路の場合につ
いて図面を参照して説明する。第２図は従来の除算回路
のブロック図である。
いて図面を参照して説明する。第２図は従来の除算回路
のブロック図である。
第２図において、本演算回路は、セレクタ１と、入力
ラッチ２と、加減算回路３と、除数ラッチ４と、出力制
御回路７と、カウンタ８と、コンパレータ９と、シフト
レジスタ10と、加減算制御回路11と、Ｑ（商）レジスタ
12と、インバータ20とを備え、除数，被除数が入力さ
れ、クロックに応じて動作し、除算結果が出力される。
ラッチ２と、加減算回路３と、除数ラッチ４と、出力制
御回路７と、カウンタ８と、コンパレータ９と、シフト
レジスタ10と、加減算制御回路11と、Ｑ（商）レジスタ
12と、インバータ20とを備え、除数，被除数が入力さ
れ、クロックに応じて動作し、除算結果が出力される。
除算回路は除数のビット数分の加減算をしなければな
らないが、被除数をＸ、除数をＹ、商をＱ、各ビットを
qiとすると、次の順序で処理される。
らないが、被除数をＸ、除数をＹ、商をＱ、各ビットを
qiとすると、次の順序で処理される。
Ｘ−Ｙを計算し、負になればＹを加えて部分剰余とす
る。正であれば、この結果を部分剰余とする。
る。正であれば、この結果を部分剰余とする。
部分剰余を左に１桁シフトし、Ｙを引く。結果が正ま
たは０であれば、この結果を新しい部分剰余とし、qi＝
１とする。結果が負であれば、Ｙを加えて新しい部分剰
余とし、qi＝０とする。
たは０であれば、この結果を新しい部分剰余とし、qi＝
１とする。結果が負であれば、Ｙを加えて新しい部分剰
余とし、qi＝０とする。
の操作をｎ回反復して、順次得られたqiを各桁とし
て商Ｑ、及び最終部分剰余rnの2-n倍として剰余Rnを求
める。
て商Ｑ、及び最終部分剰余rnの2-n倍として剰余Rnを求
める。
ここで、除数はシフトレジスタ10にロードされ、被除
数は入力ラッチ２の入力段に保持される。加減算回路３
は加減算制御回路11より出力される制御信号で減算を行
い、その結果のMSBより被除数に対して以下の処理を行
う。負の場合は除数を左シフト、被除数を減じ、その結
果が正の場合はこの結果を新しい部分剰余としqiを１と
する。また、負であれば被除数を加えて新しい部分剰余
とし、qiを０とする。被除数がｎビットであればｎ回こ
の操作を繰り返し、終了した時のqi（ｉ＝０〜ｎ）がＱ
であり除算結果である。以上が従来のクロックに同期し
ていた場合の除算回路の処理過程である。
数は入力ラッチ２の入力段に保持される。加減算回路３
は加減算制御回路11より出力される制御信号で減算を行
い、その結果のMSBより被除数に対して以下の処理を行
う。負の場合は除数を左シフト、被除数を減じ、その結
果が正の場合はこの結果を新しい部分剰余としqiを１と
する。また、負であれば被除数を加えて新しい部分剰余
とし、qiを０とする。被除数がｎビットであればｎ回こ
の操作を繰り返し、終了した時のqi（ｉ＝０〜ｎ）がＱ
であり除算結果である。以上が従来のクロックに同期し
ていた場合の除算回路の処理過程である。
前述した従来のクロックによる制御では、演算回路の
出力が確定した後に、クロックに同期してラッチ２など
がその出力値を取り込み、次の処理過程へ移る。ただ
し、この場合の出力が確定した時点というのは、演算回
路中のゲートによる遅延などを考慮して設定するもので
ある。よって、論理的には何等の演算回路であっても論
理ゲートの遅延時間が異なる場合などには、クロックの
同期の調整が必要であるという欠点があり、LSI中の演
算回路などは製造プロセスや製造条件等の違いから動作
速度が異なっているものに対しても、クロック等の調整
が必要であるという欠点がある。また、回路を構成する
素子の製造上のばらつきや、動作環境を考慮し、通常ク
ロック周期は大きめに設定される。このため、演算回路
全体の処理速度を、実力値まで十分に引き上げることが
できないという欠点があった。
出力が確定した後に、クロックに同期してラッチ２など
がその出力値を取り込み、次の処理過程へ移る。ただ
し、この場合の出力が確定した時点というのは、演算回
路中のゲートによる遅延などを考慮して設定するもので
ある。よって、論理的には何等の演算回路であっても論
理ゲートの遅延時間が異なる場合などには、クロックの
同期の調整が必要であるという欠点があり、LSI中の演
算回路などは製造プロセスや製造条件等の違いから動作
速度が異なっているものに対しても、クロック等の調整
が必要であるという欠点がある。また、回路を構成する
素子の製造上のばらつきや、動作環境を考慮し、通常ク
ロック周期は大きめに設定される。このため、演算回路
全体の処理速度を、実力値まで十分に引き上げることが
できないという欠点があった。
本発明の目的は、クロックの調整を必要とせず、処理
速度を引き上げるようにした演算回路装置を提供するこ
とにある。
速度を引き上げるようにした演算回路装置を提供するこ
とにある。
本発明の演算回路装置の構成は、演算回路と、この演
算回路と同様な回路構成を有し、かつ入力データのパタ
ーンが長処理時間を要するものに固定され、かつ常にキ
ャリーまたはボローが発生するものに固定されている演
算終了検出回路と、前記演算終了検出回路のキャリーま
たはボロー信号により演算結果の出力を有効とする手段
とが設けられていることを特徴とする。
算回路と同様な回路構成を有し、かつ入力データのパタ
ーンが長処理時間を要するものに固定され、かつ常にキ
ャリーまたはボローが発生するものに固定されている演
算終了検出回路と、前記演算終了検出回路のキャリーま
たはボロー信号により演算結果の出力を有効とする手段
とが設けられていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の演算回路装置の除算回路
を示すブロック図である。
を示すブロック図である。
第１図において、本実施例の演算回路装置は、第２図
の回路ブロックに、演算終了検出回路6,入力制御回路５
等が付加されており、第２図と同符号のブロックは同様
な機能のブロックを示している。
の回路ブロックに、演算終了検出回路6,入力制御回路５
等が付加されており、第２図と同符号のブロックは同様
な機能のブロックを示している。
第１図において、本実施例のセレクタ１は、除算の１
ステップ後の出力を入力とする場合と初期値を入力とす
る場合とを切り換えるための回路である。入力ラッチ２
は、入力側のラッチであり、演算終了検出回路６の演算
終了の信号によってラッチされる。加減算回路３は、加
減算制御回路11からの信号によって減算回路と加算回路
とに切り換わる。減算か加算かを決めるのは、現在のス
テップにおいて最初に行われる減算の結果が負になれば
加算を行う。除数ラッチ４は、除数を保持するラッチで
あり、ｎ回のループが終了していない場合はセレクタ１
の入力段がこの出力をセレクトし、前ステップの演算が
終了した場合は入力制御回路５が外部側からの入力を選
択する。演算終了検出回路６は加減算回路３とまったく
同じ回路であり、その入力は加算においてすべてのビッ
トに渡ってキャリーが走るようなパターンに固定されて
いる。カウンタ８は演算終了検出回路６から出力される
信号によってステップ毎にカウントアップされ、そのカ
ウント値はコンパレータ９に保存されている値と一致す
るとクリアーされる。出力制御回路７はｎステップ終了
後に加減算回路３のデータをラッチし、入力イネーブル
信号をアクティブとし、入力を許可する。シフトレジス
タ10は、部分剰余をシフトするためのレジスタ、Ｑレジ
スタ12は各ステップで求める商の各ビットを保持するレ
ジスタである。
ステップ後の出力を入力とする場合と初期値を入力とす
る場合とを切り換えるための回路である。入力ラッチ２
は、入力側のラッチであり、演算終了検出回路６の演算
終了の信号によってラッチされる。加減算回路３は、加
減算制御回路11からの信号によって減算回路と加算回路
とに切り換わる。減算か加算かを決めるのは、現在のス
テップにおいて最初に行われる減算の結果が負になれば
加算を行う。除数ラッチ４は、除数を保持するラッチで
あり、ｎ回のループが終了していない場合はセレクタ１
の入力段がこの出力をセレクトし、前ステップの演算が
終了した場合は入力制御回路５が外部側からの入力を選
択する。演算終了検出回路６は加減算回路３とまったく
同じ回路であり、その入力は加算においてすべてのビッ
トに渡ってキャリーが走るようなパターンに固定されて
いる。カウンタ８は演算終了検出回路６から出力される
信号によってステップ毎にカウントアップされ、そのカ
ウント値はコンパレータ９に保存されている値と一致す
るとクリアーされる。出力制御回路７はｎステップ終了
後に加減算回路３のデータをラッチし、入力イネーブル
信号をアクティブとし、入力を許可する。シフトレジス
タ10は、部分剰余をシフトするためのレジスタ、Ｑレジ
スタ12は各ステップで求める商の各ビットを保持するレ
ジスタである。
以上説明したように、本発明は、演算回路と同様の回
路構成である演算終了検出回路とを有する事によって、
処理時間をクロックによって管理する必要がなく、異な
る動作速度の素子で構成されている演算処理回路であっ
ても無調整で最適な動作速度の演算処理ができるという
効果があり、また回路自体が最適化されな最短処理速度
を見つけ、その処理速度で動作するため、演算処理回路
を含むシステムを設計する場合に、演算処理回路部分の
クリティカルなタイミングを考慮する必要が無く、設計
が簡単になるという効果がある。
路構成である演算終了検出回路とを有する事によって、
処理時間をクロックによって管理する必要がなく、異な
る動作速度の素子で構成されている演算処理回路であっ
ても無調整で最適な動作速度の演算処理ができるという
効果があり、また回路自体が最適化されな最短処理速度
を見つけ、その処理速度で動作するため、演算処理回路
を含むシステムを設計する場合に、演算処理回路部分の
クリティカルなタイミングを考慮する必要が無く、設計
が簡単になるという効果がある。
第１図は本発明の一実施例の演算回路装置のブロック
図、第２図は従来の除算回路のブロック図である。 １……セレクタ、２……入力ラッチ、３……加減算回
路、４……除数ラッチ、５……入力制御回路、６……演
算終了検出回路、７……出力制御回路、８……カウン
タ、９……コンパレータ、10……シフトレジスタ、11…
…加減算制御回路、12……Ｑレジスタ、20……インバー
タ。
図、第２図は従来の除算回路のブロック図である。 １……セレクタ、２……入力ラッチ、３……加減算回
路、４……除数ラッチ、５……入力制御回路、６……演
算終了検出回路、７……出力制御回路、８……カウン
タ、９……コンパレータ、10……シフトレジスタ、11…
…加減算制御回路、12……Ｑレジスタ、20……インバー
タ。
Claims (1)
- 【請求項１】演算回路と、この演算回路と同様な回路構
成を有し、かつ入力データのパターンが長処理時間を要
するものに固定され、かつ常にキャリーまたはボローが
発生するものに固定されている演算終了検出回路と、前
記演算終了検出回路のキャリーまたはボロー信号により
演算結果の出力を有効とする手段とが設けられているこ
とを特徴とする演算回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227738A JP2552029B2 (ja) | 1990-08-29 | 1990-08-29 | 演算回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227738A JP2552029B2 (ja) | 1990-08-29 | 1990-08-29 | 演算回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107729A JPH04107729A (ja) | 1992-04-09 |
| JP2552029B2 true JP2552029B2 (ja) | 1996-11-06 |
Family
ID=16865593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227738A Expired - Lifetime JP2552029B2 (ja) | 1990-08-29 | 1990-08-29 | 演算回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552029B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623953B2 (ja) * | 1982-12-28 | 1994-03-30 | 富士通株式会社 | 演算制御方式 |
| JPH03210629A (ja) * | 1990-01-12 | 1991-09-13 | Matsushita Electric Ind Co Ltd | 乗除算装置 |
-
1990
- 1990-08-29 JP JP2227738A patent/JP2552029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107729A (ja) | 1992-04-09 |
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