JPS626258B2 - - Google Patents
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- JPS626258B2 JPS626258B2 JP56105333A JP10533381A JPS626258B2 JP S626258 B2 JPS626258 B2 JP S626258B2 JP 56105333 A JP56105333 A JP 56105333A JP 10533381 A JP10533381 A JP 10533381A JP S626258 B2 JPS626258 B2 JP S626258B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
この発明はノン−リストアリング方式で除算を
行う除算回路に関する。
行う除算回路に関する。
一般に、電子計算機内部で、除算を行う方式と
してリストアリング方式とノン−リストアリング
方式とがある。リストアリング方式は、「被除数
−除数」なる減算を行い、引ける場合この減算に
対応する商のビツトを「１」とし、引けない場合
「０」にする。次に、今のビツトより１つ下の商
のビツト位置の「１／０」を決める為、被除数を
左へ１ビツトシフトしてから、再度、「被除数−
除数」なる減算を行う。ところが、直前の減算で
引けた場合は、単にシフトして減算を行い、引け
なかつた場合は、被除数の値を、引く前の値に戻
してから、シフトして減算を行うようになつてい
る。たとえば、上記引けなかつた場合を式に表わ
すと次のようになる。
してリストアリング方式とノン−リストアリング
方式とがある。リストアリング方式は、「被除数
−除数」なる減算を行い、引ける場合この減算に
対応する商のビツトを「１」とし、引けない場合
「０」にする。次に、今のビツトより１つ下の商
のビツト位置の「１／０」を決める為、被除数を
左へ１ビツトシフトしてから、再度、「被除数−
除数」なる減算を行う。ところが、直前の減算で
引けた場合は、単にシフトして減算を行い、引け
なかつた場合は、被除数の値を、引く前の値に戻
してから、シフトして減算を行うようになつてい
る。たとえば、上記引けなかつた場合を式に表わ
すと次のようになる。
２×（（Ａ−Ｂ）＋Ｂ）−Ｂ＝2A−Ｂ ………(1)
但し、「Ａ」は被除数、「Ｂ」は除数、「Ａ−
Ｂ」は１回目の減算、「（Ａ−Ｂ）＋Ｂ」は引けな
かつた場合に被除数を元の値「Ａ」に戻す式、
「２×（Ａ−Ｂ）＋Ｂ」は上記元の値「Ａ」を左へ
１ビツトシフトする式、「２×（（Ａ−Ｂ）＋Ｂ））−
Ｂ」は２回目の減算をそれぞれ示している。
Ｂ」は１回目の減算、「（Ａ−Ｂ）＋Ｂ」は引けな
かつた場合に被除数を元の値「Ａ」に戻す式、
「２×（Ａ−Ｂ）＋Ｂ」は上記元の値「Ａ」を左へ
１ビツトシフトする式、「２×（（Ａ−Ｂ）＋Ｂ））−
Ｂ」は２回目の減算をそれぞれ示している。
このように、リストアリング方式は、引きすぎ
をいちいち修正する方式である。
をいちいち修正する方式である。
ところで、上記リストアリング方式による結果
の「2A−Ｂ」を得るためには 2A−Ｂ＝２（Ａ−Ｂ）＋Ｂ ………(2) でも良い。ここで、「２−（Ａ−Ｂ）」は、引けな
かつた場合も被除数の値を元に戻さずに左へ１ビ
ツトシフトすることを示し、「２（Ａ−Ｂ）＋Ｂ」
は、２回目の減算の代りに加算を行えば良いこと
を示している。これが即ち、ノン−リストアリン
グ方式である。
の「2A−Ｂ」を得るためには 2A−Ｂ＝２（Ａ−Ｂ）＋Ｂ ………(2) でも良い。ここで、「２−（Ａ−Ｂ）」は、引けな
かつた場合も被除数の値を元に戻さずに左へ１ビ
ツトシフトすることを示し、「２（Ａ−Ｂ）＋Ｂ」
は、２回目の減算の代りに加算を行えば良いこと
を示している。これが即ち、ノン−リストアリン
グ方式である。
しかしながら、上記リストアリング方式では、
引けなかつたとき、被除数を元に戻すというステ
ツプが必らず必要であつたため、ノン−リストア
リング方式に比べ、商１ビツトにつき必ず１ステ
ツプ処理が余分に必要である。このため、商が８
ビツトのものでは合計８ステツプも多く処理が必
要なため、電子計算機にとつて、大変致命的な実
行時間の損失となる。しかして、現状では、ノン
−リストアリング方式の除去回路を用いると、回
路が複雑になり、コストパフオーマンス的に問題
があつたため、リストアリング方式の除算回路が
用いられている。
引けなかつたとき、被除数を元に戻すというステ
ツプが必らず必要であつたため、ノン−リストア
リング方式に比べ、商１ビツトにつき必ず１ステ
ツプ処理が余分に必要である。このため、商が８
ビツトのものでは合計８ステツプも多く処理が必
要なため、電子計算機にとつて、大変致命的な実
行時間の損失となる。しかして、現状では、ノン
−リストアリング方式の除去回路を用いると、回
路が複雑になり、コストパフオーマンス的に問題
があつたため、リストアリング方式の除算回路が
用いられている。
この発明は上記事情に鑑みてなされたもので、
その目的とするところは、簡単な回路構成で、処
理ステツプの減少および実行時間の改善が計れる
ノン−リストアリング方式の除算を行うことがで
きる除算回路を提供することにある。
その目的とするところは、簡単な回路構成で、処
理ステツプの減少および実行時間の改善が計れる
ノン−リストアリング方式の除算を行うことがで
きる除算回路を提供することにある。
この発明は、リストアリング方式とノン−リス
トアリング方式との差を見い出し、その差を簡単
な回路で相殺するという手段をとつた。そこで、
この発明により見出した両者の差を説明する。す
なわち、両者の差は前記した(1)式、(2)式から明ら
かなように「2A−Ｂ」と「２（Ａ−Ｂ）＋Ｂ」と
の差である。たとえば、４ビツト演算で考え、結
果を５ビツトの範囲で見ると（Ａ＝A3A2A1A0、
Ｂ＝B3B2B1B0とおく）、ノン−リストアリング方
式の場合、次のようになる。
トアリング方式との差を見い出し、その差を簡単
な回路で相殺するという手段をとつた。そこで、
この発明により見出した両者の差を説明する。す
なわち、両者の差は前記した(1)式、(2)式から明ら
かなように「2A−Ｂ」と「２（Ａ−Ｂ）＋Ｂ」と
の差である。たとえば、４ビツト演算で考え、結
果を５ビツトの範囲で見ると（Ａ＝A3A2A1A0、
Ｂ＝B3B2B1B0とおく）、ノン−リストアリング方
式の場合、次のようになる。
Ａ−Ｂ＝０・A3A2A1A0＋０・３ ２ １
０＋０・0001これは、電子計算機内部では減算が
減数の２の補数の加算によつて行われるためであ
る。
０＋０・0001これは、電子計算機内部では減算が
減数の２の補数の加算によつて行われるためであ
る。
２（Ａ−Ｂ）＝A3・A2A1A00
＋３・２ １ 00＋０・0010
２（Ａ−Ｂ）＋Ｂ＝A3・A2A1A00
＋３・２ １ 00＋０・0010＋０・
B3B2B1B0 ………(3) 一方、リストアリング方式の場合、次のように
なる。
B3B2B1B0 ………(3) 一方、リストアリング方式の場合、次のように
なる。
2A−Ｂ＝A3・A2A1A00＋０・３ ２ １ ０
＋０・0001 ………(4)
これにより、(3)式と(4)式とを比べると、「A3・
A2A1A00」は両式に共通なため、両者の差は、下
記X1、X2の差である。
A2A1A00」は両式に共通なため、両者の差は、下
記X1、X2の差である。
X1≡３・２ １ 00＋０・0010
＋０・B3B2B1B0
X2≡０・３ ２ １ ０＋０・0001
X1−X2＝X1−（０・３ ２ １ ０）−０・
0001 ここで、「０・３ ２ １ ０」の２の補数
は「１・B3B2B1B0＋０・0001」、「０・0001」の
２の補数は「１・1111」である。これにより、 X1−X2＝３・２ １ 00＋０・0010 ＋０・B3B2B1B0＋１・B3B2B1B0 ＋０・0001＋１・1111 ………(5) ここで、「０・B3B2B1B0＋１・B3B2B1B0」は
「（１B3）・B2B1B00」となり、「１B3＝３」
より「３・B2B1B00」となる。また、「０・
0001＋１・1111」は「０・0000」となる。したが
つて上記(5)式は、 となる。
0001 ここで、「０・３ ２ １ ０」の２の補数
は「１・B3B2B1B0＋０・0001」、「０・0001」の
２の補数は「１・1111」である。これにより、 X1−X2＝３・２ １ 00＋０・0010 ＋０・B3B2B1B0＋１・B3B2B1B0 ＋０・0001＋１・1111 ………(5) ここで、「０・B3B2B1B0＋１・B3B2B1B0」は
「（１B3）・B2B1B00」となり、「１B3＝３」
より「３・B2B1B00」となる。また、「０・
0001＋１・1111」は「０・0000」となる。したが
つて上記(5)式は、 となる。
この結果、引けなかつた場合の処理では、「２
回目の減算」に相当する演算結果の５ビツト目
が、リストアリング方式とノン−リストアリング
方式とでは、互いに反転した関係にある。
回目の減算」に相当する演算結果の５ビツト目
が、リストアリング方式とノン−リストアリング
方式とでは、互いに反転した関係にある。
一方、以下に示すように上記演算結果の５ビツ
ト目は、リストアリング方式においては、引ける
か引けないかの判定にそのまま使えることがわか
る。これを示すために、（ｎ−１）回目の減算か
ら、ｎ回目の減算に行く場合のリストアリング方
式を追つて見る。
ト目は、リストアリング方式においては、引ける
か引けないかの判定にそのまま使えることがわか
る。これを示すために、（ｎ−１）回目の減算か
ら、ｎ回目の減算に行く場合のリストアリング方
式を追つて見る。
すなわち、演算回路の最上位ビツト（４ビツト
目、ビツト３）をALU3とすると、ｎ回目の演算
結果の５ビツト目、すなわちｎ回目の結果の符号
ビツトであるS4（ｎ）は（ｎ−１）回目から、ｎ
回へ移行するときに左へ１ビツトシフトされるた
め、 S4（ｎ）＝ALU3（ｎ−１）OVF（ｎ） （但しOVF（ｎ）：ｎ回目の演算でのオーバーフ
ロー）となる。そこで、 Ｃ(o)＝ALU3(o-1) ………(6) を導入すると、 S4(o)＝Ｃ(o)OVF(o) ………(7) （この場合、オーバーフローは、bit3からbit4への
桁上げ信号を云う。）となる。
目、ビツト３）をALU3とすると、ｎ回目の演算
結果の５ビツト目、すなわちｎ回目の結果の符号
ビツトであるS4（ｎ）は（ｎ−１）回目から、ｎ
回へ移行するときに左へ１ビツトシフトされるた
め、 S4（ｎ）＝ALU3（ｎ−１）OVF（ｎ） （但しOVF（ｎ）：ｎ回目の演算でのオーバーフ
ロー）となる。そこで、 Ｃ(o)＝ALU3(o-1) ………(6) を導入すると、 S4(o)＝Ｃ(o)OVF(o) ………(7) （この場合、オーバーフローは、bit3からbit4への
桁上げ信号を云う。）となる。
したがつて、次の２つの場合を考えれば、すべ
ての場合を言い尽くしていることになる。すなわ
ち、被除数：Ａ（≡A3A2A1A0）、除数：Ｂ（≡
B3B2B1B0）とすると、 (1) Ａ(o-1)＝Ｘ・1A2A1A0の場合、すなわち、
この場合は（ｎ−１）回目の減算結果がシフト
される直前のデータのbit3が“１”のときであ
り、これは具体的には（ｎ−１）回目の減算で
引けなかつたとき、もしくはリストアした後の
場合である。そして、この場合の次桁の演算は
次のようになる。
ての場合を言い尽くしていることになる。すなわ
ち、被除数：Ａ（≡A3A2A1A0）、除数：Ｂ（≡
B3B2B1B0）とすると、 (1) Ａ(o-1)＝Ｘ・1A2A1A0の場合、すなわち、
この場合は（ｎ−１）回目の減算結果がシフト
される直前のデータのbit3が“１”のときであ
り、これは具体的には（ｎ−１）回目の減算で
引けなかつたとき、もしくはリストアした後の
場合である。そして、この場合の次桁の演算は
次のようになる。
Ａ(o)＝２×Ａ(o-1)＝１・A2A1A0A-1、
Ｃ(o)＝１ ………(8)
この結果、減算（Ａ(o)とＢとの比較）は、
5bitの範囲で行われるからＡ(o)の５ビツト目
が“１”、Ｂの５ビツト目が“０”であるた
め、必ず「引ける」となる。そこでαo-1≡
1A2A1A0、αo≡A2A1A0A-1とおくと、 αo-1≧αo ………(9) ただし、A2＝A1＝A0＝A-1＝１のとき、αo-
１＝αoとなる。ところが、Ｂで引いた余りであ
るαo-1、もしくはＢで引けずに元に戻された
場合には、 αo-1＜Ｂ ………(10) を満たす。上記(9)、(10)式により αo＜Ｂ ゆえにＡ(o)−Ｂを行うと、必らずオーバー
フローとはならためOVF(o)＝０となる。この
ため、 S4(o)＝Ｃ(o)OVF(o)＝Ｃ(o) ＝ALU3(o-1)＝１ ………(11) となり、この場合必らず「引ける」ため、
S4(o)＝１となつている。
5bitの範囲で行われるからＡ(o)の５ビツト目
が“１”、Ｂの５ビツト目が“０”であるた
め、必ず「引ける」となる。そこでαo-1≡
1A2A1A0、αo≡A2A1A0A-1とおくと、 αo-1≧αo ………(9) ただし、A2＝A1＝A0＝A-1＝１のとき、αo-
１＝αoとなる。ところが、Ｂで引いた余りであ
るαo-1、もしくはＢで引けずに元に戻された
場合には、 αo-1＜Ｂ ………(10) を満たす。上記(9)、(10)式により αo＜Ｂ ゆえにＡ(o)−Ｂを行うと、必らずオーバー
フローとはならためOVF(o)＝０となる。この
ため、 S4(o)＝Ｃ(o)OVF(o)＝Ｃ(o) ＝ALU3(o-1)＝１ ………(11) となり、この場合必らず「引ける」ため、
S4(o)＝１となつている。
(2) Ａ(o-1)＝Ｘ・0A2A1A0の場合、
Ａ(o)＝０・A2A1A0A-1≡０・αo、
Ｃ(o)＝０ ………(12)
この場合は、（A2A1A0A-1）と（B3B2B1B0）と
の大小関係により引けるか引けないかが決ま
る。引ける場合、αo≧Ｂ、したがつてαo−Ｂ
ではOVF（ｎ）＝１となる。この結果、 S4(o)＝Ｃ(o)OVF(o)＝OVF(o)＝１ 引けない場合、αo＜Ｂ、したがつてαo−Ｂ
ではOVF（ｎ）＝０となる。この結果、 S4(o)＝OVF(o)＝０ 以上により、リストアリング方式では、演算結
果の５ビツト目（bit4、S4(o)）に着目して、 となる。
の大小関係により引けるか引けないかが決ま
る。引ける場合、αo≧Ｂ、したがつてαo−Ｂ
ではOVF（ｎ）＝１となる。この結果、 S4(o)＝Ｃ(o)OVF(o)＝OVF(o)＝１ 引けない場合、αo＜Ｂ、したがつてαo−Ｂ
ではOVF（ｎ）＝０となる。この結果、 S4(o)＝OVF(o)＝０ 以上により、リストアリング方式では、演算結
果の５ビツト目（bit4、S4(o)）に着目して、 となる。
よつて上記(11)、（13）式により、ノン−リスト
アリング方式では、 Ｋ≡Ｃ(o)OVF(o)、 Ｃ(o)＝ALUＭＳＢ （ｏ−１） （但しＣ(o)OVF(o)は４ビツトの場合S4(o)と同
じ、またALUMSBは演算結果の最上位ビツト）を
導入し、引けている間はリストアリング方式と同
じだから、Ｋ＝０………引けない、Ｋ＝１………
引ける、引けなくなつた時はＫに関して、リスト
アリング方式と反転の関係にあるから、加算後、
Ｋ＝１（＝０）………引けない、Ｋ＝０（＝
１）………引けるで判断すれば良いことがわか
る。
アリング方式では、 Ｋ≡Ｃ(o)OVF(o)、 Ｃ(o)＝ALUＭＳＢ （ｏ−１） （但しＣ(o)OVF(o)は４ビツトの場合S4(o)と同
じ、またALUMSBは演算結果の最上位ビツト）を
導入し、引けている間はリストアリング方式と同
じだから、Ｋ＝０………引けない、Ｋ＝１………
引ける、引けなくなつた時はＫに関して、リスト
アリング方式と反転の関係にあるから、加算後、
Ｋ＝１（＝０）………引けない、Ｋ＝０（＝
１）………引けるで判断すれば良いことがわか
る。
したがつて、リストアリング方式の回路に上記
判断回路を付加するだけでノン−リストアリング
方式の除算回路を構成できる点に着目した。
判断回路を付加するだけでノン−リストアリング
方式の除算回路を構成できる点に着目した。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図において、１は内部バス２によりロード
可能でしかも左シフト機能をもつたシフトレジス
タ、３，４は内部バス２によりロード可能なレジ
スタ、５はレジスタ４からのデータをそのまま出
力したりあるいは２の補数化して出力する補数
器、６はレジスタ２の内容と補数器５の出力とを
演算する演算回路（加算器）（以後ALU：
arithmetic and logic unitを略称する）、７は
ALU６の出力をそのまま出力したりあるいはシ
フトして出力するシフト回路、８はシフト回路７
からのデータをバス２に出力するバスドライバ、
９はALU６から出力されるオーバーフロー信号
と「ALU3」信号とにより「S4(o)＝１」か否か
を判断する判断回路、１０はループカウンタであ
る。
可能でしかも左シフト機能をもつたシフトレジス
タ、３，４は内部バス２によりロード可能なレジ
スタ、５はレジスタ４からのデータをそのまま出
力したりあるいは２の補数化して出力する補数
器、６はレジスタ２の内容と補数器５の出力とを
演算する演算回路（加算器）（以後ALU：
arithmetic and logic unitを略称する）、７は
ALU６の出力をそのまま出力したりあるいはシ
フトして出力するシフト回路、８はシフト回路７
からのデータをバス２に出力するバスドライバ、
９はALU６から出力されるオーバーフロー信号
と「ALU3」信号とにより「S4(o)＝１」か否か
を判断する判断回路、１０はループカウンタであ
る。
上記判断回路９は、次のように構成されてい
る。すなわち、Ｄ形フリツプフロツプ回路（以後
Ｄ−FF回路と略称する）１１のデータ入力端Ｄ
には前記ALU６からALU６の最上位ビツト（４
ビツト目、ビツト３）の信号つまり「ALU3」信
号が供給され、クロツク信号入力端CKには図示
しない制御回路からクロツク信号が供給されてい
る。上記Ｄ−FF回路１１のセツト出力は、排他
的論理回路（以後EORと略称する）１２の一方
の入力端に供給され、このEOR１２の他方の入
力端には前記ALU６からのオーバーフロー信号
が供給される。上記EOR１２の出力はインバー
タ回路１４を介してセレクタ１３の第１の入力端
に供給されるとともにそのまま第２の入力端に供
給される。上記セレクタ１３の出力はＤ−FF回
路１５のデータ入力端Ｄに供給され、このＤ−
FF回路１５のクロツク信号入力端には上記制御
回路からのクロツク信号が供給され、プリセツト
端子Ｓには制御回路からのプリセツト信号が供給
される。上記Ｄ−FF回路１５のセツト出力つま
りＫ信号は上記セレクタ１３のセレクト端子SEL
に供給されるとともに、前記シフトレジスタ１の
入力端子に供給される。なお、上記各部は上記制
御回路によつて制御されるようになつている。
る。すなわち、Ｄ形フリツプフロツプ回路（以後
Ｄ−FF回路と略称する）１１のデータ入力端Ｄ
には前記ALU６からALU６の最上位ビツト（４
ビツト目、ビツト３）の信号つまり「ALU3」信
号が供給され、クロツク信号入力端CKには図示
しない制御回路からクロツク信号が供給されてい
る。上記Ｄ−FF回路１１のセツト出力は、排他
的論理回路（以後EORと略称する）１２の一方
の入力端に供給され、このEOR１２の他方の入
力端には前記ALU６からのオーバーフロー信号
が供給される。上記EOR１２の出力はインバー
タ回路１４を介してセレクタ１３の第１の入力端
に供給されるとともにそのまま第２の入力端に供
給される。上記セレクタ１３の出力はＤ−FF回
路１５のデータ入力端Ｄに供給され、このＤ−
FF回路１５のクロツク信号入力端には上記制御
回路からのクロツク信号が供給され、プリセツト
端子Ｓには制御回路からのプリセツト信号が供給
される。上記Ｄ−FF回路１５のセツト出力つま
りＫ信号は上記セレクタ１３のセレクト端子SEL
に供給されるとともに、前記シフトレジスタ１の
入力端子に供給される。なお、上記各部は上記制
御回路によつて制御されるようになつている。
次に、このような構成において、第２図に示す
フローチヤートを参照して動作を説明する。たと
えば今、被除数を（0000）・（1011）2、除数を
（0010）2とすると、被除数の下位４ビツト
（1011）2はレジスタ１に、上位４ビツト（0000）2
はレジスタ３に設定され、除数（0010）2はレジス
タ４に設定される。すると、レジスタ３の内容つ
まり「0000」はALU６に供給され、レジスタ４
の内容は補数器５で２の補数つまり「1110」に変
換された後、ALU６に供給される。これによ
り、ALU６は「0000」と「1110」の加算を行
い、その加算結果が「1110」となる。このALU
６の出力の最下位ビツト（ALU3）は「０」であ
り、この「０」によりＤ−FF回路１１はリセツ
ト状態になる。このとき、ALU６の出力はオー
バーフローでないため、次のステツプに進む。次
に、ループカウンタ１０に「４」をセツトし、レ
ジスタ３の内容をそのままALU６を介してシフ
ト回路７に供給する。このシフト回路７で左へ１
ビツトシフトし、そのLSBにレジスタ１内の最上
位ビツト「１」を設定する。そのシフト回路７の
内容はバスドライバ８およびバス２を介してレジ
スタ３に供給される。この結果、レジスタ３には
「0001」が記憶される。このとき、図示しない制
御回路からのプリセツト信号により、Ｄ−FF回
路１５がセツトし、このＤ−FF回路１５のセツ
ト出力つまりＫ信号が論理“１”信号となる。ま
た、演算結果の最上位ビツトが「０」だから、Ｄ
−FF回路１１はリセツトされる。
フローチヤートを参照して動作を説明する。たと
えば今、被除数を（0000）・（1011）2、除数を
（0010）2とすると、被除数の下位４ビツト
（1011）2はレジスタ１に、上位４ビツト（0000）2
はレジスタ３に設定され、除数（0010）2はレジス
タ４に設定される。すると、レジスタ３の内容つ
まり「0000」はALU６に供給され、レジスタ４
の内容は補数器５で２の補数つまり「1110」に変
換された後、ALU６に供給される。これによ
り、ALU６は「0000」と「1110」の加算を行
い、その加算結果が「1110」となる。このALU
６の出力の最下位ビツト（ALU3）は「０」であ
り、この「０」によりＤ−FF回路１１はリセツ
ト状態になる。このとき、ALU６の出力はオー
バーフローでないため、次のステツプに進む。次
に、ループカウンタ１０に「４」をセツトし、レ
ジスタ３の内容をそのままALU６を介してシフ
ト回路７に供給する。このシフト回路７で左へ１
ビツトシフトし、そのLSBにレジスタ１内の最上
位ビツト「１」を設定する。そのシフト回路７の
内容はバスドライバ８およびバス２を介してレジ
スタ３に供給される。この結果、レジスタ３には
「0001」が記憶される。このとき、図示しない制
御回路からのプリセツト信号により、Ｄ−FF回
路１５がセツトし、このＤ−FF回路１５のセツ
ト出力つまりＫ信号が論理“１”信号となる。ま
た、演算結果の最上位ビツトが「０」だから、Ｄ
−FF回路１１はリセツトされる。
ついで、レジスタ１の内容を１ビツト左へシフ
トし、LSBへＫ信号（論理“１信号）を設定す
る。すると、レジスタ１の内容は「0111」とな
る。この後、レジスタ３の内容がALU６に供給
され、レジスタ４の内容が補数器５で２の補数つ
まり「1110」の変更された後、ALU６に供給さ
れる。これにより、ALU６は「0001」と
「1110」の加算を行い、その加算結果が「1111」
となり、オーバーフローではない。前回の演算に
より、Ｄ−FF回路１１はリセツトされているか
ら、これとALU６からのオーバーフローでない
信号（論理“０”信号）とにより、EOR１２の
出力は「０」となつている。また、このとき、セ
レクタ１３はＫ信号が「１」であるため、Ｂ入力
がセレクトされ、Ｄ−FF回路１５をリセツトせ
しめる。これにより、Ｄ−FF回路１５のセツト
出力つまりＫ信号が論理“０”信号に変わる。こ
の後、ループカウンタ１０の内容が「１」でない
ため、ALU６の出力をシフト回路７で左へ１ビ
ツトシフトし、LSBへレジスタ１の最上位ビツト
の「０」を設定する。そのシフト回路７の内容は
バストライバ８およびバス２を介してシフト３に
供給される。この結果、レジスト３には「1110」
が記憶される。このとき、ALU６から出力され
るデータの最上位ビツトが「１」のため、Ｄ−
FF回路１１がセツト状態となる。また、ループ
カウンタ１０をカウウントダウンする。
トし、LSBへＫ信号（論理“１信号）を設定す
る。すると、レジスタ１の内容は「0111」とな
る。この後、レジスタ３の内容がALU６に供給
され、レジスタ４の内容が補数器５で２の補数つ
まり「1110」の変更された後、ALU６に供給さ
れる。これにより、ALU６は「0001」と
「1110」の加算を行い、その加算結果が「1111」
となり、オーバーフローではない。前回の演算に
より、Ｄ−FF回路１１はリセツトされているか
ら、これとALU６からのオーバーフローでない
信号（論理“０”信号）とにより、EOR１２の
出力は「０」となつている。また、このとき、セ
レクタ１３はＫ信号が「１」であるため、Ｂ入力
がセレクトされ、Ｄ−FF回路１５をリセツトせ
しめる。これにより、Ｄ−FF回路１５のセツト
出力つまりＫ信号が論理“０”信号に変わる。こ
の後、ループカウンタ１０の内容が「１」でない
ため、ALU６の出力をシフト回路７で左へ１ビ
ツトシフトし、LSBへレジスタ１の最上位ビツト
の「０」を設定する。そのシフト回路７の内容は
バストライバ８およびバス２を介してシフト３に
供給される。この結果、レジスト３には「1110」
が記憶される。このとき、ALU６から出力され
るデータの最上位ビツトが「１」のため、Ｄ−
FF回路１１がセツト状態となる。また、ループ
カウンタ１０をカウウントダウンする。
ところで、上記動作は引けなかつた場合であ
り、Ｋ信号が論理“０”信号であるから、レジス
タ１の内容を左へ１ビツトシフトし、LSBへＫ信
号を設定する。すると、レジスタ１の内容は
「1110」となる。この後、レジスタ３の内容は
ALU６にに供給され、レジスタ４の内容がALU
６に供給される。これにより、ALU６は
「1110」と「0010」の加算を行い、その加算結果
が「10000」となり、オーバーフローとなる。前
回の演算により、Ｄ−FF回路１１ががセツトさ
れている。これにより、Ｄ−FF回路１１のセツ
ト出力とALU６からのオーバーフロー信号（論
理“１”信号）とにより、EOR１２で排他的論
理和が成立し、EOR１２から論理“０”信号が
出力される。また、このとき、Ｋは前回の演算で
“０”となつているのでセレクタ１３はＡ入力を
セレクトしインバータ１４を介して供給される前
回のEOR１２の出力をセレクトすることによ
り、Ｄ−FF回路１５をセツトせしめる。これに
より、Ｄ−FF回路１５のセツト出力つまりＫ信
号が論理“１”信号となる。この後、ループカウ
ンタ１０の内容が「１」でないため、ALU６の
出力をシフト回路７で左へ１ビツトシフトし、
LSBへレジスタ１の最上位ビツトの「１」を設定
する。そのシフト回路７の内容はバスドライバ８
およびバス２を介してレジスタ３に供給される。
この結果、レジスタ３には「0001」が記憶され
る。このとき、ALU６から出力されるデータの
最上位ビツトが「０」のため、Ｄ−FF回路１１
がリセツト状態となる。また、ループカウンタ１
０をカウントダウンする。
り、Ｋ信号が論理“０”信号であるから、レジス
タ１の内容を左へ１ビツトシフトし、LSBへＫ信
号を設定する。すると、レジスタ１の内容は
「1110」となる。この後、レジスタ３の内容は
ALU６にに供給され、レジスタ４の内容がALU
６に供給される。これにより、ALU６は
「1110」と「0010」の加算を行い、その加算結果
が「10000」となり、オーバーフローとなる。前
回の演算により、Ｄ−FF回路１１ががセツトさ
れている。これにより、Ｄ−FF回路１１のセツ
ト出力とALU６からのオーバーフロー信号（論
理“１”信号）とにより、EOR１２で排他的論
理和が成立し、EOR１２から論理“０”信号が
出力される。また、このとき、Ｋは前回の演算で
“０”となつているのでセレクタ１３はＡ入力を
セレクトしインバータ１４を介して供給される前
回のEOR１２の出力をセレクトすることによ
り、Ｄ−FF回路１５をセツトせしめる。これに
より、Ｄ−FF回路１５のセツト出力つまりＫ信
号が論理“１”信号となる。この後、ループカウ
ンタ１０の内容が「１」でないため、ALU６の
出力をシフト回路７で左へ１ビツトシフトし、
LSBへレジスタ１の最上位ビツトの「１」を設定
する。そのシフト回路７の内容はバスドライバ８
およびバス２を介してレジスタ３に供給される。
この結果、レジスタ３には「0001」が記憶され
る。このとき、ALU６から出力されるデータの
最上位ビツトが「０」のため、Ｄ−FF回路１１
がリセツト状態となる。また、ループカウンタ１
０をカウントダウンする。
以後、上記同様に動作が行われ、ループカウン
タ１０の内容が「０」となつた場合、Ｋ信号が
「１」の際、レジスタ１の内容を左へ１ビツトシ
フトし、LSBにＫ信号を設定する。この後、レジ
スタ３の内容をALU６、シフト回路７、および
バスドライバ８を介してレジスタ４へ供給する。
あるいはＫ信号が「０」の際、レジスタ１の内容
を左へ１ビツトシフトし、LSBにＫ信号を設定す
る。ついで、レジスタ３の内容およびレジスタ４
の内容がALU６に供給され、このALU６で加算
される。ALU６の加算結果はシフト回路７、バ
スドライバ８、およびバス２を介してレジスタ４
に供給される。
タ１０の内容が「０」となつた場合、Ｋ信号が
「１」の際、レジスタ１の内容を左へ１ビツトシ
フトし、LSBにＫ信号を設定する。この後、レジ
スタ３の内容をALU６、シフト回路７、および
バスドライバ８を介してレジスタ４へ供給する。
あるいはＫ信号が「０」の際、レジスタ１の内容
を左へ１ビツトシフトし、LSBにＫ信号を設定す
る。ついで、レジスタ３の内容およびレジスタ４
の内容がALU６に供給され、このALU６で加算
される。ALU６の加算結果はシフト回路７、バ
スドライバ８、およびバス２を介してレジスタ４
に供給される。
この結果、レジスタ１に「0101」が記憶され、
レジスタ３に「0001」が記憶され、レジスタ４に
「0001」が記憶される。これにより、商はレジス
タ１に記憶されている（0101）2＝510であり、余
りはレジスタ４に記憶されている（0001）2＝110
である。
レジスタ３に「0001」が記憶され、レジスタ４に
「0001」が記憶される。これにより、商はレジス
タ１に記憶されている（0101）2＝510であり、余
りはレジスタ４に記憶されている（0001）2＝110
である。
このように、被除数かつ除数の減算を順次行
い、その減算が行えたか否かを判断回路で判断
し、この判断結果に応じて引けた場合次のステツ
プに進み、引けなかつた場合も判断回路の出力に
応じて減算を加算に変えるだけで次の商を求める
ようにし、簡単な回路構成の判断回路を用いるだ
けで、ノン−リストアリング方式の除算ができ
る。
い、その減算が行えたか否かを判断回路で判断
し、この判断結果に応じて引けた場合次のステツ
プに進み、引けなかつた場合も判断回路の出力に
応じて減算を加算に変えるだけで次の商を求める
ようにし、簡単な回路構成の判断回路を用いるだ
けで、ノン−リストアリング方式の除算ができ
る。
以上詳述したようにこの発明によれば、簡単な
回路構成で、処理ステツプ数の減少および実行時
間の改善が計れるノン−リストアリング方式の除
算を行うことができる除算回路を提供できる。
回路構成で、処理ステツプ数の減少および実行時
間の改善が計れるノン−リストアリング方式の除
算を行うことができる除算回路を提供できる。
図面はこの発明の一実施例を示すもので、第１
図は全体の概略構成図、第２図は動作を説明する
ためのフローチヤートである。 １……シフトレジスタ、２……バス、３……レ
ジスタ（第２のレジスタ）、４……レジスタ（第
１のレジスタ）、５……補数器、６……演算回路
（加算器）、７……シフト回路、９……判断回路、
１１，１５……Ｄ−FF回路、１２……EOR、１
３……セレクタ、１４……インバータ回路。
図は全体の概略構成図、第２図は動作を説明する
ためのフローチヤートである。 １……シフトレジスタ、２……バス、３……レ
ジスタ（第２のレジスタ）、４……レジスタ（第
１のレジスタ）、５……補数器、６……演算回路
（加算器）、７……シフト回路、９……判断回路、
１１，１５……Ｄ−FF回路、１２……EOR、１
３……セレクタ、１４……インバータ回路。
Claims (1)
- １ 除数が設定される第１のレジスタと、倍長デ
ータの被除数の下位データが設定されるシフトレ
ジスタと、上記被除数の上位データが設定される
第２のレジスタと、上記第２のレジスタの内容と
前記第１のレジスタの内容との加算あるいは減算
を行なうか、または上記第２のレジスタの内容を
そのまま通過させる演算回路と、上記演算回路の
出力を１ビツト左にシフトし、このシフト出力の
最下位ビツトに前記シフトレジスタの最上位ビツ
トデータを設定するシフト回路と、上記シフト回
路の出力で前記第２のレジスタを再設定する手段
と、前記演算回路における演算結果の最上位ビツ
トデータとオーバーフロー信号とに応じて前記第
２のレジスタの内容から前記第１のレジスタの内
容を減ずる減算が行なえた否かを判断する判断回
路と、上記判断回路の判断結果に従い前記第２の
レジスタの内容と前記第１のレジスタの内容とを
加算するか減算するかを決定しこの決定に基づい
て前記演算回路の動作を制御する制御手段と、前
記判断回路の判断結果に応じて前記シフトレジス
タの内容を１ビツト左にシフトし、このシフトさ
れたデータの最下位ビツトに前記判断回路の判断
結果に応じたデータを設定する手段とを具備し、
前記判断回路は、前記演算回路からの演算結果の
最上位ビツトデータを記憶する記憶回路と、上記
記憶回路の記憶内容と前記演算回路のオーバーフ
ロー信号とが供給される排他的論理和回路と、上
記排他的論理和回路の出力信号が第１の入力端子
に、その反転された信号が第２の入力端子にそれ
ぞれ供給され、セレクト端子の信号に応じて第
１、第２の入力端子に供給される信号を選択出力
するセレクタと、予めプリセツトされ上記セレク
タの出力に基づいて内容が設定され、その出力が
上記セレクタのセレクト端子にセレクト信号とし
て与えられるとともに前記判断結果を示す信号に
されるフリツプフロツプ回路とで構成するように
したことを特徴とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105333A JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105333A JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588352A JPS588352A (ja) | 1983-01-18 |
| JPS626258B2 true JPS626258B2 (ja) | 1987-02-09 |
Family
ID=14404791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105333A Granted JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588352A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106637B2 (ja) * | 1983-08-02 | 1995-11-15 | キヤノン株式会社 | 記録装置 |
| JPH0639162B2 (ja) * | 1983-09-02 | 1994-05-25 | キヤノン株式会社 | インク液量異常警報出力方法 |
| JPS60246437A (ja) * | 1984-05-21 | 1985-12-06 | Matsushita Electric Ind Co Ltd | 除算回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029977B2 (ja) * | 1979-01-10 | 1985-07-13 | 株式会社日立製作所 | ２進演算回路 |
-
1981
- 1981-07-06 JP JP56105333A patent/JPS588352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS588352A (ja) | 1983-01-18 |
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