JPH0449138B2 - - Google Patents
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- Publication number
- JPH0449138B2 JPH0449138B2 JP59102171A JP10217184A JPH0449138B2 JP H0449138 B2 JPH0449138 B2 JP H0449138B2 JP 59102171 A JP59102171 A JP 59102171A JP 10217184 A JP10217184 A JP 10217184A JP H0449138 B2 JPH0449138 B2 JP H0449138B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- register
- flag
- divisor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000004364 calculation method Methods 0.000 description 30
- 238000007792 addition Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル計算機の基本演算の一つで
ある除算を実行する除算回路に関するものであ
る。
ある除算を実行する除算回路に関するものであ
る。
従来例の構成とその問題点
デジタル計算機の処理速度が向上し、基本演算
の処理速度を向上するために専用の除乗算回路を
備えている。
の処理速度を向上するために専用の除乗算回路を
備えている。
以下に従来の除算回路について説明する。
第１図は、従来の除算回路の構成図を示す。
１は除算演算の始めに被除数を入力し、除算演
算の間は部分剰余を保持し、除算演算の終了時に
は除算結果の余りを保持する被除数レジスタ、２
は除数を入力し、除算演算の間、値を保持する除
数レジスタ、３は被除数レジスタ１の値と除数レ
ジスタ２の値との加算あるいは減算する演算回
路、４は演算回路３の演算を示す演算クラグ、５
は演算回路３の演算結果によるキヤリ出力を保持
するキヤリフラグ、６は演算回路３の出力を被除
数レジスタ１に入力する時に左に１ビツトシフト
するシフタ、７は演算の結果の商を保持する商レ
ジスタ、８はキヤリフラグ５より、次の演算フラ
グを生成する演算制御回路、９は除算演算処理を
制御するタイミング制御回路である。
算の間は部分剰余を保持し、除算演算の終了時に
は除算結果の余りを保持する被除数レジスタ、２
は除数を入力し、除算演算の間、値を保持する除
数レジスタ、３は被除数レジスタ１の値と除数レ
ジスタ２の値との加算あるいは減算する演算回
路、４は演算回路３の演算を示す演算クラグ、５
は演算回路３の演算結果によるキヤリ出力を保持
するキヤリフラグ、６は演算回路３の出力を被除
数レジスタ１に入力する時に左に１ビツトシフト
するシフタ、７は演算の結果の商を保持する商レ
ジスタ、８はキヤリフラグ５より、次の演算フラ
グを生成する演算制御回路、９は除算演算処理を
制御するタイミング制御回路である。
以上のように構成された従来の除算回路につい
て、以下にその動作を説明する。
て、以下にその動作を説明する。
非回復型除算では、状況に応じて商として＋１
か−１かを選択する。商の選択過程では、それぞ
れの選択により生じた誤差をその後のステツプで
補正し、補正のために生じる加算、減算、シフト
による余分な遅れを除去する。
か−１かを選択する。商の選択過程では、それぞ
れの選択により生じた誤差をその後のステツプで
補正し、補正のために生じる加算、減算、シフト
による余分な遅れを除去する。
商の選択範囲は次式で与えられる。
｜R(j+1)｜＜Ｄ｜ ……(1)
絶対値は、それぞれの部分剰余R(j+1)（ｊ＝０、
１、……、ｎ−１）が正か負の数かをとりうるこ
とを示している。ここで除数Ｄが、正の数のみを
とりうるとすると、(1)式は次のように書き換えら
れる。
１、……、ｎ−１）が正か負の数かをとりうるこ
とを示している。ここで除数Ｄが、正の数のみを
とりうるとすると、(1)式は次のように書き換えら
れる。
｜R(j+1)＜Ｄ ……(2)
(2)式より、剰余の絶対値が除数より小さい限
り、負の剰余を正に回復する必要がない。従つ
て、それぞれの繰返しにおいて部分剰余から除数
を加算か減算かをする。それぞれのステツプで行
なわれる操作は次式で示される。
り、負の剰余を正に回復する必要がない。従つ
て、それぞれの繰返しにおいて部分剰余から除数
を加算か減算かをする。それぞれのステツプで行
なわれる操作は次式で示される。
R(j+1)
＝2R(j)−D(j)＞０の場合 ……(3)
2R(j)＋Ｄ、2R(j)＜０の場合
上式に対応する商は、次のように決められる。
qj+1
＝１、０＜2R(j)＜2Dの場合 ……(4)
−１、−2D＜2R(j)＜０の場合
以上のアリゴリズムに従つて、以下に回路の動
作を説明する。
作を説明する。
除算演算に必要な被除数および除数をそれぞれ
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は(2)式を満足する値
をとる。演算回路３の加算か減算かを示す演算フ
ラグopf４は、(3)式に対応し、次のようになる。
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は(2)式を満足する値
をとる。演算回路３の加算か減算かを示す演算フ
ラグopf４は、(3)式に対応し、次のようになる。
opf
＝１、減算の場合 ……(5)
０、加算の場合
除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。
演算回路３の加減算の結果によりオーバーフロ
ーが発生した場合は、キヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商にレジスタ７の右入力より入力し、商レジスタ
７を左に１ビツトシフトする。キヤリフラグ５は
演算制御回路８を通して、演算フラグ４に入力さ
れる。演算回路３の出力はシフタ６を通して左に
１ビツトシフトし被除数レジスタ１に入力され
る。
ーが発生した場合は、キヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商にレジスタ７の右入力より入力し、商レジスタ
７を左に１ビツトシフトする。キヤリフラグ５は
演算制御回路８を通して、演算フラグ４に入力さ
れる。演算回路３の出力はシフタ６を通して左に
１ビツトシフトし被除数レジスタ１に入力され
る。
被除数と除数との加減算およびシフトは、除数
の（語長＋１）回演算を繰り返す。
の（語長＋１）回演算を繰り返す。
演算処理の結果、商は商レジスタ７に、余りは
被除数レジスタ１に設定される。
被除数レジスタ１に設定される。
以上の動作の流れを第２図に示すフローチヤー
トで説明する。
トで説明する。
(イ)被除数および除数をそれぞれ被除数レジスタ
１と除数レジスタ２に入力する。(ロ)演算フラグ４
を１に設定する。(ハ)演算フラグ４が０ならば加
算、１ならば減算を実行する。(ニ)部分剰余と除数
との加算を行なう。(ホ)部分剰余から除数を減算す
る。(ヘ)演算結果よりキヤリフラグを設定する。(ト)
商レジスタ７を左に１ビツトシフトする。(チ)演算
フラグにキラリフラグを入力する。(リ)演算処理が
終了していなければ(ハ)に戻る。(ヌ)演算の結果を商
は商レジスタ７、余りは被除数レジスタ１に設定
され、以上の流れを終了する。
１と除数レジスタ２に入力する。(ロ)演算フラグ４
を１に設定する。(ハ)演算フラグ４が０ならば加
算、１ならば減算を実行する。(ニ)部分剰余と除数
との加算を行なう。(ホ)部分剰余から除数を減算す
る。(ヘ)演算結果よりキヤリフラグを設定する。(ト)
商レジスタ７を左に１ビツトシフトする。(チ)演算
フラグにキラリフラグを入力する。(リ)演算処理が
終了していなければ(ハ)に戻る。(ヌ)演算の結果を商
は商レジスタ７、余りは被除数レジスタ１に設定
され、以上の流れを終了する。
しかしながら、上記のような構成では、(3)式の
演算を満足し、オーバーフローによる誤りを除く
ために、除数のMSBを常に０に設定する必要が
あり、符号なしの除算を取り扱うことができな
い。
演算を満足し、オーバーフローによる誤りを除く
ために、除数のMSBを常に０に設定する必要が
あり、符号なしの除算を取り扱うことができな
い。
発明の目的
本発明は、上記従来の問題点を解消し、部分剰
余と除数の演算によつて生じるオーバーフロー、
演算の結果のMSBおよび演算フラグとにより、
次の演算フラグを設定することにより、符号なし
の除算を取り扱うことができる除算回路を提供す
ることを目的とする。
余と除数の演算によつて生じるオーバーフロー、
演算の結果のMSBおよび演算フラグとにより、
次の演算フラグを設定することにより、符号なし
の除算を取り扱うことができる除算回路を提供す
ることを目的とする。
発明の構成
本発明は、部分剰余と除数の演算により生じる
オーバーフローと演算結果のMSBおよび演算フ
ラグとにより、次の演算フラグを設定することに
より、符号なしの除算処理をすることができるも
のである。
オーバーフローと演算結果のMSBおよび演算フ
ラグとにより、次の演算フラグを設定することに
より、符号なしの除算処理をすることができるも
のである。
実施例の説明
第３図は本発明の一実施例における除算回路の
構成を示すものである。
構成を示すものである。
第３図において、１除算演算の始めに符号なし
被除数を入力し、除算演算の間は部分剰余を保持
し、除算演算の終了時には除算結果の余りを保持
する被除数レジスタ、２は符号なし除数を入力
し、除算演算の間、値を保持する除数レジスタ、
３は被除数レジスタ１の値と除数レジスタ２の値
との加算あるいは減算する演算回路、４は演算回
路３の演算を示す演算フラグ、５は演算回路３の
演算結果によりキヤリ出力を保持するキヤリフラ
グ、６は演算回路３の出力を被除数レジスタ１に
入力する時に左に１ビツトシフトするシフタ、７
は演算の結果の商を保持する商レジスタ、８は演
算回路３の出力データのMSBと、演算フラグ４
およびキアリフラグ５より、次の演算フラグを生
成する演算制御回路、９は除算演算処理を制御す
るタイミング制御回路である。
被除数を入力し、除算演算の間は部分剰余を保持
し、除算演算の終了時には除算結果の余りを保持
する被除数レジスタ、２は符号なし除数を入力
し、除算演算の間、値を保持する除数レジスタ、
３は被除数レジスタ１の値と除数レジスタ２の値
との加算あるいは減算する演算回路、４は演算回
路３の演算を示す演算フラグ、５は演算回路３の
演算結果によりキヤリ出力を保持するキヤリフラ
グ、６は演算回路３の出力を被除数レジスタ１に
入力する時に左に１ビツトシフトするシフタ、７
は演算の結果の商を保持する商レジスタ、８は演
算回路３の出力データのMSBと、演算フラグ４
およびキアリフラグ５より、次の演算フラグを生
成する演算制御回路、９は除算演算処理を制御す
るタイミング制御回路である。
以上のように構成された本実施例の除算回路に
ついて以下にその動作を説明する。
ついて以下にその動作を説明する。
除算演算に必要な符号なし被除数および符号な
し除数をそれぞれ被除数レジスタ１と除数レジス
タ２に入力する。入力された被除数および除数は
(2)式を満足する値をとる。演算回路３の加算か減
算かを示す演算フラグopf４は、(5)式となる。
し除数をそれぞれ被除数レジスタ１と除数レジス
タ２に入力する。入力された被除数および除数は
(2)式を満足する値をとる。演算回路３の加算か減
算かを示す演算フラグopf４は、(5)式となる。
除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。演算回路３の加減算の結果によりオーバーフ
ローが発生した場合はキヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商レジスタの右入力より入力し、商レジスタを左
に１ビツトシフトする。演算回路３の出力はシフ
タ６を通して左に１ビツトシフトし被除数レジス
タ１に入力する。
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。演算回路３の加減算の結果によりオーバーフ
ローが発生した場合はキヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商レジスタの右入力より入力し、商レジスタを左
に１ビツトシフトする。演算回路３の出力はシフ
タ６を通して左に１ビツトシフトし被除数レジス
タ１に入力する。
演算制御回路８は、演算フラグ４が０の時に演
算回路３の出力データのMSBが０ならば、演算
フラグ４を０に設定し、演算フラグ４が１の時に
演算回路３の出力データのMSBが１ならば、演
算フラグ４を１に設定する。その他の場合は、キ
ヤリフラグ５を演算フラグ４に設定する。被除数
と除数との加減算およびシフトは、除数の（語長
＋１）回演算を繰り返す。除算処理の結果、商は
商レジスタ７に、余りは被除数レジスタ１に設定
される。
算回路３の出力データのMSBが０ならば、演算
フラグ４を０に設定し、演算フラグ４が１の時に
演算回路３の出力データのMSBが１ならば、演
算フラグ４を１に設定する。その他の場合は、キ
ヤリフラグ５を演算フラグ４に設定する。被除数
と除数との加減算およびシフトは、除数の（語長
＋１）回演算を繰り返す。除算処理の結果、商は
商レジスタ７に、余りは被除数レジスタ１に設定
される。
以上が動作の流れを第４図に示すフローチヤー
トで説明する。
トで説明する。
(イ)符号なし被除数および符号なし除数をそれぞ
れ被除数レジスタ１と除数レジスタ２に入力す
る。(ロ)演算フラグ４を１設定する。(ハ)演算フラグ
４が０ならば加算、１ならば減算を実行する。(ニ)
部分剰余と除数との加算を行なう。(ホ)部分剰余か
ら除数を減算する。(ヘ)演算結果よりキヤリフラグ
５設定する。(ト)商レジスタ７を左に１ビツトシフ
トする。(チ)演算フラグ４と出力データのMSBと
を比較し、等しければ演算フラグの値を変えな
い。(リ)演算フラグ４にキヤリフラグ５入力する。
(ヌ)演算処理が終了していなければ(ハ)に戻る。（ル）
演算の結果を商は商レジスタ７に、余り被除数レ
ジスタ１に設定され、以上の流れを終了する。
れ被除数レジスタ１と除数レジスタ２に入力す
る。(ロ)演算フラグ４を１設定する。(ハ)演算フラグ
４が０ならば加算、１ならば減算を実行する。(ニ)
部分剰余と除数との加算を行なう。(ホ)部分剰余か
ら除数を減算する。(ヘ)演算結果よりキヤリフラグ
５設定する。(ト)商レジスタ７を左に１ビツトシフ
トする。(チ)演算フラグ４と出力データのMSBと
を比較し、等しければ演算フラグの値を変えな
い。(リ)演算フラグ４にキヤリフラグ５入力する。
(ヌ)演算処理が終了していなければ(ハ)に戻る。（ル）
演算の結果を商は商レジスタ７に、余り被除数レ
ジスタ１に設定され、以上の流れを終了する。
発明の効果
本発明の符号なし被除数および符号なし除数の
除算回路は部分剰余と除数との加算あるいは減算
により生じるオーバーフローをキヤリフラグと演
算フラグおよび演算結果のMSBより検出し、次
の演算フラグを操作することにより、符号なしの
除算演算を処理することができ、その実用的効果
は大きい。
除算回路は部分剰余と除数との加算あるいは減算
により生じるオーバーフローをキヤリフラグと演
算フラグおよび演算結果のMSBより検出し、次
の演算フラグを操作することにより、符号なしの
除算演算を処理することができ、その実用的効果
は大きい。
第１図は従来の除算回路の構成を示すブロツク
図、第２図は従来の除算回路の動作を示すフロー
チヤート、第３図は本発明の一実施例における除
算回路の構成を示すブロツク図、第４図は本発明
の除算回路の動作を示すフローチヤートである。 １……被除数レジスタ、２……除数レジスタ、
３……演算回路、４……演算フラツグ、５……キ
ヤリフラグ、６……シフタ、７……商レジスタ、
８……演算制御回路、９……タイミング制御回
路。
図、第２図は従来の除算回路の動作を示すフロー
チヤート、第３図は本発明の一実施例における除
算回路の構成を示すブロツク図、第４図は本発明
の除算回路の動作を示すフローチヤートである。 １……被除数レジスタ、２……除数レジスタ、
３……演算回路、４……演算フラツグ、５……キ
ヤリフラグ、６……シフタ、７……商レジスタ、
８……演算制御回路、９……タイミング制御回
路。
Claims (1)
- １ 符号なしの被除数を入力して除算処理の間は
部分剰余を保持し、除算処理終了時には余りを保
持する被除数レジスタと、符号なし除数を入力し
て前記除算処理の間その値を保持する除数レジス
タと、前記被除数レジスタの値と前記除数レジス
タの値との加算または減算を行う演算回路と、前
記演算回路の演算を示す演算フラグと、前記演算
回路の演算結果によるキヤリ出力を保持するキヤ
リフラグと、前記演算回路の出力を前記除数レジ
スタに入力する時に１ビツト分シフトするシフタ
と、演算結果の商を保持する商レジスタと、演算
処理を制御するタイミング制御回路と、部分剰余
と除数との加算または減算により生じるオーバー
フローを前記キヤリフラグと前記演算フラグと演
算結果の最上位ビツトより検出し、前記演算フラ
グを操作する演算制御回路とを備えたことを特徴
とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102171A JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102171A JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246437A JPS60246437A (ja) | 1985-12-06 |
| JPH0449138B2 true JPH0449138B2 (ja) | 1992-08-10 |
Family
ID=14320254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102171A Granted JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459309B2 (en) * | 2000-03-10 | 2002-10-01 | Koninklijke Philips Electronics N.V. | Frequency converter enabling a non-integer division ratio to be programmed by means of a unique control word |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS588352A (ja) * | 1981-07-06 | 1983-01-18 | Toshiba Corp | 除算回路 |
-
1984
- 1984-05-21 JP JP59102171A patent/JPS60246437A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS588352A (ja) * | 1981-07-06 | 1983-01-18 | Toshiba Corp | 除算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60246437A (ja) | 1985-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |