JPS588352A - 除算回路 - Google Patents
除算回路Info
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- JPS588352A JPS588352A JP56105333A JP10533381A JPS588352A JP S588352 A JPS588352 A JP S588352A JP 56105333 A JP56105333 A JP 56105333A JP 10533381 A JP10533381 A JP 10533381A JP S588352 A JPS588352 A JP S588352A
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/535—Dividing only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はノン−リスドブリング方式で除算を行う除算
回路に関する。
回路に関する。
一般に、電子計算機内部モ、除算を行う方式と、してリ
ストアリング方式とノン−リストアリング方式とがある
。リストアリング方式は、「被除数−除数」なる減算を
行い、引ける場合この減算に対応する商のビットを「１
」とし、引けない場合「０」にする０次に、今のビット
−よシ１つ下の商のビット位−０ｒ１１０Ｊを決める為
、被除数を左へ１ビツトシフトしてから、＊＊、「被除
数−除数」なる減算、を行う、とこ・ろが、直前の減算
て引けた場合は、単にシフトして減算を行い、引けなか
つえ場合は、被除数の値を、引く前の値に戻してから、
シフトして減算を行うようＫなっている。たとえば、上
記、 引けなかりた場合を式ＫＩＭゎすと次のように
なる・ ２×（（ム−１１）＋ｌ１）−Ｂ ｍ ２Ａ−Ｂ
・・・（１）但し、「ム」は被除数１．「Ｂ」は除数、
「＊−ｎ」は１回目の減算、「（ム−Ｂ）＋ＩＩＪは引
けなかっ・九場合に被除数を元の値ｒＡＪに戻す式、ｒ
２Ｘ（（ム−Ｂ ）＋Ｂ ）Ｊは上記元の値「ム」を左
へ１ビ、トシ７トする式、ｒｚｘ（（ｈ−ｓ ）＋ｌ１
））−ＢＪは２回目の減算をそれぞれ示してｈる・この
ように、リストアリング方式は、引□きす「をｈちいち
修正する方式である。
ストアリング方式とノン−リストアリング方式とがある
。リストアリング方式は、「被除数−除数」なる減算を
行い、引ける場合この減算に対応する商のビットを「１
」とし、引けない場合「０」にする０次に、今のビット
−よシ１つ下の商のビット位−０ｒ１１０Ｊを決める為
、被除数を左へ１ビツトシフトしてから、＊＊、「被除
数−除数」なる減算、を行う、とこ・ろが、直前の減算
て引けた場合は、単にシフトして減算を行い、引けなか
つえ場合は、被除数の値を、引く前の値に戻してから、
シフトして減算を行うようＫなっている。たとえば、上
記、 引けなかりた場合を式ＫＩＭゎすと次のように
なる・ ２×（（ム−１１）＋ｌ１）−Ｂ ｍ ２Ａ−Ｂ
・・・（１）但し、「ム」は被除数１．「Ｂ」は除数、
「＊−ｎ」は１回目の減算、「（ム−Ｂ）＋ＩＩＪは引
けなかっ・九場合に被除数を元の値ｒＡＪに戻す式、ｒ
２Ｘ（（ム−Ｂ ）＋Ｂ ）Ｊは上記元の値「ム」を左
へ１ビ、トシ７トする式、ｒｚｘ（（ｈ−ｓ ）＋ｌ１
））−ＢＪは２回目の減算をそれぞれ示してｈる・この
ように、リストアリング方式は、引□きす「をｈちいち
修正する方式である。
ところで、上記リストアリング方式による結果の「２ム
−Ｂ」を得るえめには ２１−Ｂ；２（ム−１１）−）Ｂ 、、、−・
・−（２）でもＪＬい・ここで、ｒ２（Ａ−１）Ｊ紘、
引けなかりた場合も被除数の値を元に戻さずに左へｌビ
、トシクトすることを□示し、「２（ム−Ｂ）＋ＢＪ１
は、２回目の減算の代シに加算を行えば良いことを示し
ている。これが即ち、ノン−リストアリング方式である
。
−Ｂ」を得るえめには ２１−Ｂ；２（ム−１１）−）Ｂ 、、、−・
・−（２）でもＪＬい・ここで、ｒ２（Ａ−１）Ｊ紘、
引けなかりた場合も被除数の値を元に戻さずに左へｌビ
、トシクトすることを□示し、「２（ム−Ｂ）＋ＢＪ１
は、２回目の減算の代シに加算を行えば良いことを示し
ている。これが即ち、ノン−リストアリング方式である
。
しかしながら、上記リストアリング方式でＦ！。
引けなかったとき、被除数を元に戻すと−うステップが
必らず必要であったため、−ノン−リストアリング方式
に、比べ、商ｌピ、トにつき必ずｌステップ処理が余分
に必要である。この丸め、商が８ピｙ）Ｏもので紘合計
８ステップも多く処理が必要なため、電子計算機にとっ
て、大変致命的な実行時間の損失となる。しかして、現
状では、ノン−リストアリング方式の除算回路を用りる
と、回路が複雑にな如、コスト／９７オー１ンス的に問
題があったため、リストアリング方式の除算回路が用い
られている。
必らず必要であったため、−ノン−リストアリング方式
に、比べ、商ｌピ、トにつき必ずｌステップ処理が余分
に必要である。この丸め、商が８ピｙ）Ｏもので紘合計
８ステップも多く処理が必要なため、電子計算機にとっ
て、大変致命的な実行時間の損失となる。しかして、現
状では、ノン−リストアリング方式の除算回路を用りる
と、回路が複雑にな如、コスト／９７オー１ンス的に問
題があったため、リストアリング方式の除算回路が用い
られている。
この発１！＃は上記事情／／ｃ、ｉｌみてなされ丸もの
で、その目的とするところ社、簡単な回路構成で、・処
理ステップの減少をよび実行時間の改善が針れるノン−
リスとアリンダ方式の除算を行うことができる除算回路
を提供することにある。
で、その目的とするところ社、簡単な回路構成で、・処
理ステップの減少をよび実行時間の改善が針れるノン−
リスとアリンダ方式の除算を行うことができる除算回路
を提供することにある。
−この発＃４は、リストアリング方式とノン−リストア
リング方式との差を見い出し、その差を簡単な回路で相
殺するという手段をとり九、そこで、この発明によ）見
出した両者の差を説明−する、すなわち、両者の差は前
記した（１）式、（２）式から明らかなよ５Ｋ「２ムー
ＢＪと「２（Ａ〜Ｂ）十ＢＪとの差である。たとえば、
゛４ビット演算で考え、結果を５ピツトの範囲で見ると
（ム” Ａ１ＡｌＡｌＡｌ ｓＢ ｇ ＢｓＢＭＢ、
Ｂ・とおく）、ノン−リストアリング方式の場合、次の
ようになる。
リング方式との差を見い出し、その差を簡単な回路で相
殺するという手段をとり九、そこで、この発明によ）見
出した両者の差を説明−する、すなわち、両者の差は前
記した（１）式、（２）式から明らかなよ５Ｋ「２ムー
ＢＪと「２（Ａ〜Ｂ）十ＢＪとの差である。たとえば、
゛４ビット演算で考え、結果を５ピツトの範囲で見ると
（ム” Ａ１ＡｌＡｌＡｌ ｓＢ ｇ ＢｓＢＭＢ、
Ｂ・とおく）、ノン−リストアリング方式の場合、次の
ようになる。
Ａ−Ｂ ｚ ０４ｍＡｓＡＩＡｏ＋Ｏ−″ｉｊＢｇＢＩ
Ｂｅ ＋０・０００１これは、電子計算機内部では減算
が減数の２の補数の加算によって行われるためである・
２（Ａ−Ｂ）畷ＡｓＡａＡｔＡｅＯ＋ＢｒＢｍＢｔＢ＊
０＋（）００１０２（＾−Ｂ）十ＢｍＩＩＡｖム１ム１
ムｏＯ＋Ｂｓ−ＢｍＢｘＢｏＯ、＋Ｏ”００．１０＋Ｏ
”ＢｘＢｘＢＩＢ−・・・（３）一方、リストアリング
方式の場合、次のようになる。
Ｂｅ ＋０・０００１これは、電子計算機内部では減算
が減数の２の補数の加算によって行われるためである・
２（Ａ−Ｂ）畷ＡｓＡａＡｔＡｅＯ＋ＢｒＢｍＢｔＢ＊
０＋（）００１０２（＾−Ｂ）十ＢｍＩＩＡｖム１ム１
ムｏＯ＋Ｂｓ−ＢｍＢｘＢｏＯ、＋Ｏ”００．１０＋Ｏ
”ＢｘＢｘＢＩＢ−・・・（３）一方、リストアリング
方式の場合、次のようになる。
２Ａ−Ｂｍムｌ”Ａ＃ムｔＡｏＯ＋０１１３Ｂｍ’ＮＩ
Ｂ番＋０・０００１°−（４）これによ６、（３）式と
（４）式とを比べると、「ムトム１ムｘＡｅＯＪは両式
に共通なえめ、両者の差は、下記Ｘ凰、 Ｘｓの差であ
る。
Ｂ番＋０・０００１°−（４）これによ６、（３）式と
（４）式とを比べると、「ムトム１ムｘＡｅＯＪは両式
に共通なえめ、両者の差は、下記Ｘ凰、 Ｘｓの差であ
る。
ｘ１ミＢｓ−ＢｍＢｉＢｏＯ＋０・００１０＋Ｏ・Ｂｓ
ＢｓＢｔＢｅｘ１ミ０・ＢｓＢｍｌｌｔＢ＊ ＋ＯΦ０
００１Ｘｓ−Ｘｓ−Ｘ４−（ＯＢ１Ｂ＊ＪＢｅ ）−０
・０Ｏ０１、ここで、「Ｏ拳Ｂ、Ｂ、Ｂｌ、Ｂ・」の２
の補゛数は「１・ｌ１ａｌｌ、１ｇ１１・＋０・０００
１ Ｊ、ｒ ０−０００１Ｊの２の補数は「１・ＩＩＩ
ＩＪである。これによ）、 Ｘｓ −Ｘｓ ” Ｂｒ ＢｍＢｔＢｅＯ＋０・００１
０＋０・ＩＩｇｌｌ ＢＩ Ｂｌｌ＋１・ＢｍＢｍＢｔ
Ｂｏ＋１）０００１＋１＠１ｌｌｌ ・・−（！Ｓ）
ここで、ｒ Ｏ・ＢｓＢｍＢｔＢｅ、＋１４ｓＢ＊Ｂｔ
ＢｏＪは［（１＄Ｂｓ）−・ＪＪＢｏＯＪとな〕、ｒｌ
ｅｎｓ−ＮａＪよｔ） ｒ ＢｒＢｍＢｔ’ＢｏＯＪと
なる。また、ｒ ０−０００１ ＋ｌ・ＩＩＩＩＪは丁
０・００００ Ｊとなる。シ、たがって上記（５）式は
、 ０・１１１０ ；０・１１１０＋Ｏｊ００１０ ；１・ｏｏｏ。
ＢｓＢｔＢｅｘ１ミ０・ＢｓＢｍｌｌｔＢ＊ ＋ＯΦ０
００１Ｘｓ−Ｘｓ−Ｘ４−（ＯＢ１Ｂ＊ＪＢｅ ）−０
・０Ｏ０１、ここで、「Ｏ拳Ｂ、Ｂ、Ｂｌ、Ｂ・」の２
の補゛数は「１・ｌ１ａｌｌ、１ｇ１１・＋０・０００
１ Ｊ、ｒ ０−０００１Ｊの２の補数は「１・ＩＩＩ
ＩＪである。これによ）、 Ｘｓ −Ｘｓ ” Ｂｒ ＢｍＢｔＢｅＯ＋０・００１
０＋０・ＩＩｇｌｌ ＢＩ Ｂｌｌ＋１・ＢｍＢｍＢｔ
Ｂｏ＋１）０００１＋１＠１ｌｌｌ ・・−（！Ｓ）
ここで、ｒ Ｏ・ＢｓＢｍＢｔＢｅ、＋１４ｓＢ＊Ｂｔ
ＢｏＪは［（１＄Ｂｓ）−・ＪＪＢｏＯＪとな〕、ｒｌ
ｅｎｓ−ＮａＪよｔ） ｒ ＢｒＢｍＢｔ’ＢｏＯＪと
なる。また、ｒ ０−０００１ ＋ｌ・ＩＩＩＩＪは丁
０・００００ Ｊとなる。シ、たがって上記（５）式は
、 ０・１１１０ ；０・１１１０＋Ｏｊ００１０ ；１・ｏｏｏ。
となる。 □ ′
この結果、引けなかり走場合の処理では、「２回目の減
算」に相轟する演算結果の５ビ。
算」に相轟する演算結果の５ビ。
ト目が、リストアりング方式とノン−リストアリング方
式とで＃１ＪＥＩｎに反転した関係にある。
式とで＃１ＪＥＩｎに反転した関係にある。
一方、以下に示すように上記演算結果の５ビ、ト目は、
リストアリング方式におｈては、引けるか引けないかの
判定にそのまま使えること、がわかる・これを示すため
に、（ｎ−１）回目の減算から、ｍ回目の減算に行く場
合のりストアリング方式を追って見る。
リストアリング方式におｈては、引けるか引けないかの
判定にそのまま使えること、がわかる・これを示すため
に、（ｎ−１）回目の減算から、ｍ回目の減算に行く場
合のりストアリング方式を追って見る。
すなわち、演算回路の最上位ビット（４ビツト目、ビッ
ト３）をムＬＵ ３とすると、演算結果の５ピツ１目、
８４仏）は（ｎ、−１）回目から、ｎ回へ移行するとき
に左、へ１ビツトシフトされるため、 Ｓ ４（ｎ） ＝ ＡＬＵ３ （ＩＩ−１） ｅＯＶＦ
（ｎ）（但しＯＶＦ６ｍ）：ｍ回目の演算でのオーパラ
ロー）となる、そこで、 Ｃ（ｎ）” ムＬＵ３（、−息）
・・・・・・・・・ （６）を導入
すると、 ” ４（１） ＝ Ｃ（ｎ）６９０Ｖ％）
、、、 、、、 、、、 （７）（コノ場合、オーバ
７ｏ−は、５口３からｂ１ｔ４への桁上げ信号を云う、
）となる。
ト３）をムＬＵ ３とすると、演算結果の５ピツ１目、
８４仏）は（ｎ、−１）回目から、ｎ回へ移行するとき
に左、へ１ビツトシフトされるため、 Ｓ ４（ｎ） ＝ ＡＬＵ３ （ＩＩ−１） ｅＯＶＦ
（ｎ）（但しＯＶＦ６ｍ）：ｍ回目の演算でのオーパラ
ロー）となる、そこで、 Ｃ（ｎ）” ムＬＵ３（、−息）
・・・・・・・・・ （６）を導入
すると、 ” ４（１） ＝ Ｃ（ｎ）６９０Ｖ％）
、、、 、、、 、、、 （７）（コノ場合、オーバ
７ｏ−は、５口３からｂ１ｔ４への桁上げ信号を云う、
）となる。
し九がうて、次の２つの場合を考えれば、すべての場合
を盲い尽くしていることになる。すなわち、被除数：Ａ
（ミＡ、ＡＩＡ１Ａ、 ）、除数：Ｂ（ミＢｓＢｍＢｔ
Ｂｏ ）どすると、（１） ム（，１）＝Ｘ−ＩＡｍ
Ａ１ム・の場合、〔すなわち、（ｎ−１）ｉｉａ１目の
減算結果て、シフトされる直前のデータのｂｉｔ３が１
＃のもの（（ｎ−１）回目の減算が引けなかった場合や
、リストアした後のもの）〕となる、そして、 Ａ（ｎ）＝ ２ Ｘム（、−１）＝＝ｌｅムｍＡｔＡｅ
Ａ−ｔ ａ Ｃ（ｉ−１−（８）この結果、滅Ｘ（
べ荀とＢとの比較）は、５に１１ｔの範囲で行われるか
らＡ（ｌ）の５ビ、ト目が”１”、Ｂの５ビ、ト目が＠
ＩＯ”であるため、必ず「引け′る」となる、そこでα
、−薦ミ１ムＩＡＩム・、αｎ■Ａ、Ａ五ム・ム−１と
お（と、 αｎ−鳳 ≧ αｎ 、・・
・・・・・・・（９） 。
を盲い尽くしていることになる。すなわち、被除数：Ａ
（ミＡ、ＡＩＡ１Ａ、 ）、除数：Ｂ（ミＢｓＢｍＢｔ
Ｂｏ ）どすると、（１） ム（，１）＝Ｘ−ＩＡｍ
Ａ１ム・の場合、〔すなわち、（ｎ−１）ｉｉａ１目の
減算結果て、シフトされる直前のデータのｂｉｔ３が１
＃のもの（（ｎ−１）回目の減算が引けなかった場合や
、リストアした後のもの）〕となる、そして、 Ａ（ｎ）＝ ２ Ｘム（、−１）＝＝ｌｅムｍＡｔＡｅ
Ａ−ｔ ａ Ｃ（ｉ−１−（８）この結果、滅Ｘ（
べ荀とＢとの比較）は、５に１１ｔの範囲で行われるか
らＡ（ｌ）の５ビ、ト目が”１”、Ｂの５ビ、ト目が＠
ＩＯ”であるため、必ず「引け′る」となる、そこでα
、−薦ミ１ムＩＡＩム・、αｎ■Ａ、Ａ五ム・ム−１と
お（と、 αｎ−鳳 ≧ αｎ 、・・
・・・・・・・（９） 。
（・但し、Ｃ１−五＜αユのためにはム廊；Ａ１＝Ａ。
；ム−１＝１てなければならずこのときαニー１；αｎ
）となる。ところが、Ｂで引いた余シであるαｆｉ−１
は（あるいａｈで引けないとして元に戻された。もの） αｎ日〈Ｂ ・・・・・・・・・（ト）
を満たす、上記（９）、韓弐によシ α、（Ｂ ゆえＫべ荀−Ｂを行うと、必らずオーバ７ ｏ −トは
ならな＾ため０ＶＦ（荀ｍＯとなる。仁のため、Ｊｉ４
（ｎ）−％）ｅＯＶＦ’（Ｈ）＝％）＝ＡＬＵ３（ｎ−
１）＝ｉ ・−・ａｌとなｐｌこの場合必らず「
引ける」ためｓ ５４（ｎ）就ｌとなりてｂる。
）となる。ところが、Ｂで引いた余シであるαｆｉ−１
は（あるいａｈで引けないとして元に戻された。もの） αｎ日〈Ｂ ・・・・・・・・・（ト）
を満たす、上記（９）、韓弐によシ α、（Ｂ ゆえＫべ荀−Ｂを行うと、必らずオーバ７ ｏ −トは
ならな＾ため０ＶＦ（荀ｍＯとなる。仁のため、Ｊｉ４
（ｎ）−％）ｅＯＶＦ’（Ｈ）＝％）＝ＡＬＵ３（ｎ−
１）＝ｉ ・−・ａｌとなｐｌこの場合必らず「
引ける」ためｓ ５４（ｎ）就ｌとなりてｂる。
（２） ム（ｎ−１） ｘ Ｘ−０ム＃ＡｌＡｌの場
合、’（ｎ）＝０”ム■ムｌＡ＠Ａ−１ミ０・α、 、
Ｃ（ｎ）−Ｑ −＝ （ＩＪこの場合は、（ム濡
ム五ム・ム−１）と（ＢＩＢ雪ＢｔＢｏ）との大小関係
によ如引けるか引けないかが決まる。
合、’（ｎ）＝０”ム■ムｌＡ＠Ａ−１ミ０・α、 、
Ｃ（ｎ）−Ｑ −＝ （ＩＪこの場合は、（ム濡
ム五ム・ム−１）と（ＢＩＢ雪ＢｔＢｏ）との大小関係
によ如引けるか引けないかが決まる。
引ける場合、α。≧Ｂ％したがりてα。−Ｂでは０ＶＦ
（ｎ）−１となる０、この結果、８４（ｎ）” Ｃ−）
＠ ０ＶＦ（１）＝＝ ０ＶＦ（１）−１引けない場合
、αユ〈Ｂ１したがってαニーＢでＩＩ′１０ＶＦ（ｎ
）＝ ０となる。この結果、Ｂ ４（ｎ） ＝ ０ＶＦ
（Ｈ） ＝ ０、 以上によル、リストアリング方式で
は、演算結果の５ビ、ト目（ｂｉｔ４ 、８ｍ（〜）に
着目して、となる。
（ｎ）−１となる０、この結果、８４（ｎ）” Ｃ−）
＠ ０ＶＦ（１）＝＝ ０ＶＦ（１）−１引けない場合
、αユ〈Ｂ１したがってαニーＢでＩＩ′１０ＶＦ（ｎ
）＝ ０となる。この結果、Ｂ ４（ｎ） ＝ ０ＶＦ
（Ｈ） ＝ ０、 以上によル、リストアリング方式で
は、演算結果の５ビ、ト目（ｂｉｔ４ 、８ｍ（〜）に
着目して、となる。
よって上記αＬ（至）式によ）、ノン−リストアリング
方式では、 Ｋ＝ ％）ｅＯｖ’（ｎ） 、Ｃ６５）−ＡＬＵｒｎ−
”ｔ ）（但シ’（Ｑ） ＄ ０ＶＦ（ｎ）は４ビツト
の場合８４（ｎ）と同じ、ま九ムＬｇＭ＃ｌは演算結果
の最上位ビット）を導入し、引けている間はりストアリ
ング方式と同じだから、Ｋ＝０・・・引けない、ｋ−１
・・・引ける、引けなくなうた時はＫＫｌｉ４１して、
リストアリング方式と反転の関係にあるから、加算後、
Ｋ−１（Ｋ−０）−・・引はす１ｎ、Ｋ＝Ｏ（Ｋ＝１）
−・・引けるで判断すれば良いことがわかる。
方式では、 Ｋ＝ ％）ｅＯｖ’（ｎ） 、Ｃ６５）−ＡＬＵｒｎ−
”ｔ ）（但シ’（Ｑ） ＄ ０ＶＦ（ｎ）は４ビツト
の場合８４（ｎ）と同じ、ま九ムＬｇＭ＃ｌは演算結果
の最上位ビット）を導入し、引けている間はりストアリ
ング方式と同じだから、Ｋ＝０・・・引けない、ｋ−１
・・・引ける、引けなくなうた時はＫＫｌｉ４１して、
リストアリング方式と反転の関係にあるから、加算後、
Ｋ−１（Ｋ−０）−・・引はす１ｎ、Ｋ＝Ｏ（Ｋ＝１）
−・・引けるで判断すれば良いことがわかる。
し九がって、リストアリング方式の回路に上記判断回路
を付加するだけでノン−リストアリンダ方式の除算回路
を構成できる点に着目した。
を付加するだけでノン−リストアリンダ方式の除算回路
を構成できる点に着目した。
以下、この発明の一実施例にっｉて図面を参りして説明
する。
する。
ＩＩＩ図において、１は内部パスｊ＃ｃよルロード可能
でしかも左シフト機能をもったシフトレジスタ、５ｅ４
Ｆｉ内部パス２によ）ロード可能なレジスタ、５はレジ
スタ４からのデータをその★オ出力した〕あるいは２の
補数化して出方する補数器、＃はレジスタ２の内容と補
数器５の出力とを演算する演算回路（加算器′）（以後
ＡＬＵ ： ａｒｊｔｌｓｍ＠Ｈｅ ａｎｄ ｌｏｇｊ
ｅ ｕｎｊｔと略称するλ７はムＬＵ６の出力をそのま
ま出方した）あるいはシフトして出力するシフト回路、
ＪＩＦｉシフト回路１からのデータをパス２に出方する
パスドライバ、９はムＬＵ６から出力されるオーバ７０
−信号とｒ ＡＬＵ ３ Ｊ信号とにょ＃） ｒ １ｉ
ｎ（Ｈ）−１Ｊか否かを判断する判断回路、１０はルー
プカウンタ″″Ｃある。
でしかも左シフト機能をもったシフトレジスタ、５ｅ４
Ｆｉ内部パス２によ）ロード可能なレジスタ、５はレジ
スタ４からのデータをその★オ出力した〕あるいは２の
補数化して出方する補数器、＃はレジスタ２の内容と補
数器５の出力とを演算する演算回路（加算器′）（以後
ＡＬＵ ： ａｒｊｔｌｓｍ＠Ｈｅ ａｎｄ ｌｏｇｊ
ｅ ｕｎｊｔと略称するλ７はムＬＵ６の出力をそのま
ま出方した）あるいはシフトして出力するシフト回路、
ＪＩＦｉシフト回路１からのデータをパス２に出方する
パスドライバ、９はムＬＵ６から出力されるオーバ７０
−信号とｒ ＡＬＵ ３ Ｊ信号とにょ＃） ｒ １ｉ
ｎ（Ｈ）−１Ｊか否かを判断する判断回路、１０はルー
プカウンタ″″Ｃある。
上記判断回路９は、次のように一構成されて匹る。すな
わち、Ｄ形７す、デフ０．ｆ回路（以＊Ｄ−ＦＦ回路と
略称する）１１のｆ−タ入力端りには前記ＡＬＵ ＃か
らＡＬＵ ６の転位ビット（４ビット目、ピット３）の
信号つま！６ ｒＡＬＵ３Ｊ声号が供給され、クロ、り
信号入力１１４０ＰＫは図示しない制御回路からクロ、
り信号が供給されている。上記Ｄ−ＦＦ回路１１のセッ
ト出力は、排他的論理和回路（以［ＥＯＲと略称する）
１ｊの一方の入力端に供給され、このＦＯＲ１１の一方
の入力端には前記ＡＬｔｉ ＃からのオーバ７０−信号
が供給される。上記１０ＲＪ Ｊの出力はインバータ回
路１４を介してセレクタＩＪのＪｌｆｌの入力端に供給
されるとともＫその１１１１ｉ２の入力端に供給される
。上記市しクタ１３の出力はＤ−ＦＦ回路１５のデ、−
タ入力端ＤＫ供給され、このＤ−ＦＦ回路１５のクロツ
ク信号入力１１１４Ｋｕ上記制御回路からのりＣ１ｙり
信号が供給され、！リセット端子８には制御回路からの
プリセット信号が供給される。上記Ｄ−ＰＦ’ａ路１５
のセ、ト出力つまｊ）Ｋ１１号は上記セレクタ１３のセ
レクト端子８・・に供給されるとともに、前記シフトレ
ジスタ１０入力端子に供給される。なお、上記各部は上
記制御回路によって制御されるよう“になっている。
わち、Ｄ形７す、デフ０．ｆ回路（以＊Ｄ−ＦＦ回路と
略称する）１１のｆ−タ入力端りには前記ＡＬＵ ＃か
らＡＬＵ ６の転位ビット（４ビット目、ピット３）の
信号つま！６ ｒＡＬＵ３Ｊ声号が供給され、クロ、り
信号入力１１４０ＰＫは図示しない制御回路からクロ、
り信号が供給されている。上記Ｄ−ＦＦ回路１１のセッ
ト出力は、排他的論理和回路（以［ＥＯＲと略称する）
１ｊの一方の入力端に供給され、このＦＯＲ１１の一方
の入力端には前記ＡＬｔｉ ＃からのオーバ７０−信号
が供給される。上記１０ＲＪ Ｊの出力はインバータ回
路１４を介してセレクタＩＪのＪｌｆｌの入力端に供給
されるとともＫその１１１１ｉ２の入力端に供給される
。上記市しクタ１３の出力はＤ−ＦＦ回路１５のデ、−
タ入力端ＤＫ供給され、このＤ−ＦＦ回路１５のクロツ
ク信号入力１１１４Ｋｕ上記制御回路からのりＣ１ｙり
信号が供給され、！リセット端子８には制御回路からの
プリセット信号が供給される。上記Ｄ−ＰＦ’ａ路１５
のセ、ト出力つまｊ）Ｋ１１号は上記セレクタ１３のセ
レクト端子８・・に供給されるとともに、前記シフトレ
ジスタ１０入力端子に供給される。なお、上記各部は上
記制御回路によって制御されるよう“になっている。
次に、このような構成において、萬２図に示すフローチ
ャートを参照して動１作を説明する。
ャートを参照して動１作を説明する。
たとえば今、被除数ｔ（００００）’Ａ（１０１１）２
、ｌＩ数ｔ−（００１０）ｆｉとすると、被除数の下位
４ビｙ ト（ｉｏｌｌ）ｚはレジスタ１に、上位４ビｙ
） （００００）２はレジスタＪＫ設定され、除数（
００１０）２はレジスタ４に設定される。すると、レジ
スタ３の内容つまｎ ｒ００００Ｊ祉ＡＬＵ ＃に供給
適れ、レジスタ４のの内容は補数器５で２の補数つまＤ
ｒｌｌｌＯＪ Ｋ変換された後、ムＬＵＣに供給され
る。これによル、ムＬＵｊはｒｏｏｏｏＪとｒｌｌｌＯ
Ｊの加算を行い１その加算結果がｒｌｌｌＯＪとなる。
、ｌＩ数ｔ−（００１０）ｆｉとすると、被除数の下位
４ビｙ ト（ｉｏｌｌ）ｚはレジスタ１に、上位４ビｙ
） （００００）２はレジスタＪＫ設定され、除数（
００１０）２はレジスタ４に設定される。すると、レジ
スタ３の内容つまｎ ｒ００００Ｊ祉ＡＬＵ ＃に供給
適れ、レジスタ４のの内容は補数器５で２の補数つまＤ
ｒｌｌｌＯＪ Ｋ変換された後、ムＬＵＣに供給され
る。これによル、ムＬＵｊはｒｏｏｏｏＪとｒｌｌｌＯ
Ｊの加算を行い１その加算結果がｒｌｌｌＯＪとなる。
こＱ ＡＬＵσの出力の最上位ビット（ムＬＵ３）は「
０」であ〕、このｒｏＪ Ｋ ヨＪ） Ｄ −ＦＰ Ｆ
Ｕ路Ｊ １ ハ９ ＊ ｙ ） ＊ＷｉＫすｂｍこのと
き、ムＬＵ＃の出力はオーバ７０−で表い友め、次のス
テ、プに進む０次に、ループカウンタ１０に「４」をセ
ットし、レジスタ３の内容をそのままムＬＵ６を介して
シフト回路ＩＫ供給する。このシフト回路７で左へ１ビ
、トシフトシ、ソのＬ８Ｂにレジスタ１内の最上位ビッ
ト「１」を設定する。そのシフト回路１の内容はパスド
ライバ８およびパス２を介してレジスタ３に供給される
。この結果、レジスタ３にはｒｏｏｏｌＪが記憶される
。このとき、図示しなｈ制御回路からのプリセット信号
によＪ、Ｄ−ＦＦ回路１５がセットシ、このＤ−ＦＦ回
路１５のセット出力つま〕Ｋ信号が論理１１”信号とな
る。また、演算結果の最上位ビットが「０」、だから、
Ｄ−ＦＦＭ路１路線１位リセットる。
０」であ〕、このｒｏＪ Ｋ ヨＪ） Ｄ −ＦＰ Ｆ
Ｕ路Ｊ １ ハ９ ＊ ｙ ） ＊ＷｉＫすｂｍこのと
き、ムＬＵ＃の出力はオーバ７０−で表い友め、次のス
テ、プに進む０次に、ループカウンタ１０に「４」をセ
ットし、レジスタ３の内容をそのままムＬＵ６を介して
シフト回路ＩＫ供給する。このシフト回路７で左へ１ビ
、トシフトシ、ソのＬ８Ｂにレジスタ１内の最上位ビッ
ト「１」を設定する。そのシフト回路１の内容はパスド
ライバ８およびパス２を介してレジスタ３に供給される
。この結果、レジスタ３にはｒｏｏｏｌＪが記憶される
。このとき、図示しなｈ制御回路からのプリセット信号
によＪ、Ｄ−ＦＦ回路１５がセットシ、このＤ−ＦＦ回
路１５のセット出力つま〕Ｋ信号が論理１１”信号とな
る。また、演算結果の最上位ビットが「０」、だから、
Ｄ−ＦＦＭ路１路線１位リセットる。
ついで、レジスタ１の内容１ｉ１ビ、ト左ヘシ′ フト
し、Ｌ８ＢへＫｇＩ号（論理＠１＃傷号）を設定する。
し、Ｌ８ＢへＫｇＩ号（論理＠１＃傷号）を設定する。
すると、レジスタＪの内容は「０１１１」となる、この
後、レジスタ３の内容がムＬＵσに供給され、レジスタ
４の内容が補数器５で２の補数つまＤ ｒｌｌｌＯＪに
変更された後、ムＬＵ−に供給される。これによ、９、
ＡＬＵσは「０００１」とｒｌｌｌＯＪの加算を行い、
その加算結果がｒｌ １１１Ｊとなル、オーバ７０−で
はない、前回の演算によｊｌ、Ｄ−ＦＦ回路１１はリセ
ットされているから、これとムＬＵＧ’からのオーバ７
０−でない信号（論理“０１−号）とＫよｐ％ＩＷＲ１
２の出力は「０」となっている、また、このとき、セレ
クタ１３はに信号がｒｌＪｆｆｉあるため、邸入力がセ
レクトされ、Ｄ−ＦＦ回路１５をリセットせしめる。こ
れによｆｉ、Ｄ−ＦＦ回路１ｓのセット出力つま９に信
号が論理″″０１０１信号る。トの後、ループカウンタ
１０め内容がｒｌＪでないため、ＡＬＵ ＃ （り’比
出力シフト回路１で左へ１ピツトシフトし、ＬＳＢへレ
ジスタ１の最上位ピットの「０」を設姶する。そのシフ
ト回路１の内容はパスドライバ８およびパス２Ｖｔ介し
てレジスタＳに供給され名、この結果、レジスタ３には
ｒｌｌｌＯＪが記憶される。このとき、ＡＬＵ＃から出
力されるデータの最上位ビットが「１」のため、Ｄ−Ｆ
Ｆ回路１）がセット状態となる。また、ループカウンタ
１０をカウントダウンする。
後、レジスタ３の内容がムＬＵσに供給され、レジスタ
４の内容が補数器５で２の補数つまＤ ｒｌｌｌＯＪに
変更された後、ムＬＵ−に供給される。これによ、９、
ＡＬＵσは「０００１」とｒｌｌｌＯＪの加算を行い、
その加算結果がｒｌ １１１Ｊとなル、オーバ７０−で
はない、前回の演算によｊｌ、Ｄ−ＦＦ回路１１はリセ
ットされているから、これとムＬＵＧ’からのオーバ７
０−でない信号（論理“０１−号）とＫよｐ％ＩＷＲ１
２の出力は「０」となっている、また、このとき、セレ
クタ１３はに信号がｒｌＪｆｆｉあるため、邸入力がセ
レクトされ、Ｄ−ＦＦ回路１５をリセットせしめる。こ
れによｆｉ、Ｄ−ＦＦ回路１ｓのセット出力つま９に信
号が論理″″０１０１信号る。トの後、ループカウンタ
１０め内容がｒｌＪでないため、ＡＬＵ ＃ （り’比
出力シフト回路１で左へ１ピツトシフトし、ＬＳＢへレ
ジスタ１の最上位ピットの「０」を設姶する。そのシフ
ト回路１の内容はパスドライバ８およびパス２Ｖｔ介し
てレジスタＳに供給され名、この結果、レジスタ３には
ｒｌｌｌＯＪが記憶される。このとき、ＡＬＵ＃から出
力されるデータの最上位ビットが「１」のため、Ｄ−Ｆ
Ｆ回路１）がセット状態となる。また、ループカウンタ
１０をカウントダウンする。
ところで、上記動作は引けなか−）九場合であＣ１Ｘｍ
号が論ｊ１′″０１信号であるから、レジスタ１の内容
を左へ・１ビ、トシフトし、ＬＳＢへに信号を設定する
。すると、レジスタ１の内容はｒｌ １１０Ｊとなる。
号が論ｊ１′″０１信号であるから、レジスタ１の内容
を左へ・１ビ、トシフトし、ＬＳＢへに信号を設定する
。すると、レジスタ１の内容はｒｌ １１０Ｊとなる。
この後、レジスタ３の内容はＡＬＵ ＃に供給され、レ
ジスタ４の内容がムＬＵσに供給される。これによｆｉ
、ＡＬＵ＃はｌ”１１１０ＪとｒｏｏｌｏＪの加算を行
い、その加算結果がｒｌｏｏｏｏＪとなり、オーバ７０
−となる。前回の演算によ、９、Ｄ−ＦＦ回路１１がセ
ットされている。これによｊｌ、Ｄ−ＦＦ回路１１のセ
ット出力とＡＬＵ Ｉｆからのオー１ｆ７０−信号（論
理＠１′信号）とによシ、ＩＯＲＪ ！Ｆで排他的論理
和が成立し、ＩＯＲＪ ！’から論理′″ＯｍＯｍ信号
される。
ジスタ４の内容がムＬＵσに供給される。これによｆｉ
、ＡＬＵ＃はｌ”１１１０ＪとｒｏｏｌｏＪの加算を行
い、その加算結果がｒｌｏｏｏｏＪとなり、オーバ７０
−となる。前回の演算によ、９、Ｄ−ＦＦ回路１１がセ
ットされている。これによｊｌ、Ｄ−ＦＦ回路１１のセ
ット出力とＡＬＵ Ｉｆからのオー１ｆ７０−信号（論
理＠１′信号）とによシ、ＩＯＲＪ ！Ｆで排他的論理
和が成立し、ＩＯＲＪ ！’から論理′″ＯｍＯｍ信号
される。
また、このとき、Ｋは前回の演算で＠Ｏ１ｍとなってい
るのでセレクタＩＳはム入力をセレクトしインバータ１
４を介して供給される前回のＥＯＲ１２の出力を七にク
トすることによｐ、Ｄ−ＦＦ回路１５をセットせしめる
。これＫより、Ｄ−ＦＦ回路１１のセット出力つま、９
に信号が論理”１” ４号となる。この後、ループカウ
ンタｉ。
るのでセレクタＩＳはム入力をセレクトしインバータ１
４を介して供給される前回のＥＯＲ１２の出力を七にク
トすることによｐ、Ｄ−ＦＦ回路１５をセットせしめる
。これＫより、Ｄ−ＦＦ回路１１のセット出力つま、９
に信号が論理”１” ４号となる。この後、ループカウ
ンタｉ。
の内容が「１」でな込ため、ＡＬＵ ６の出力をシフト
回路７で左へ１ビ、トシフトし、ＬｓＢへレジスタ１の
最上位ビットのｒｌＪを設定する。
回路７で左へ１ビ、トシフトし、ＬｓＢへレジスタ１の
最上位ビットのｒｌＪを設定する。
そのシフト回路７の内容はパスドライバ８およびパス２
を介してレジスタ３に供給される。この結果、レジスタ
ＳにはｒｏｏｏｌＪが記憶される。このとき、ムＬＵ
６から出力されるデータの最上位ビットが「０」のため
、Ｄ−ＦＦ回路１１がリセット状態となる。また、ルー
プカウンタ′１０をカウントダウンする。
を介してレジスタ３に供給される。この結果、レジスタ
ＳにはｒｏｏｏｌＪが記憶される。このとき、ムＬＵ
６から出力されるデータの最上位ビットが「０」のため
、Ｄ−ＦＦ回路１１がリセット状態となる。また、ルー
プカウンタ′１０をカウントダウンする。
以後、上記同様に動作が行われ、ループカウンタ１０の
内容がｒＯＪと、なった場合、Ｘ信号がｒｌＪの際、レ
ジスタ」の内容を左へ１ビ。
内容がｒＯＪと、なった場合、Ｘ信号がｒｌＪの際、レ
ジスタ」の内容を左へ１ビ。
トシフトし、ＬＳＢ Ｋ Ｋ信号を設定する。この後、
レジスタＳの内容をＡＬＵ ６ 、シフト回路７、およ
びパスドライバ８を介してレジスタ４へ供給する。ある
いはＸ信号が「０」の際、レジスタ１の内容を左へ１２
ビツトシフトし、ＬＳＢ Ｋ： Ｋ信号を設定する。つ
いで、いジスタ３の内容およびレジスタ４の内容がＡＬ
Ｕ ６に供給され、このＡＬＵ ６で加算されるｅＡＬ
Ｕｔの加算結果はシフト回路ｒ、パスドライバ８、およ
びパス２を介してレジスタ４に供給される。
レジスタＳの内容をＡＬＵ ６ 、シフト回路７、およ
びパスドライバ８を介してレジスタ４へ供給する。ある
いはＸ信号が「０」の際、レジスタ１の内容を左へ１２
ビツトシフトし、ＬＳＢ Ｋ： Ｋ信号を設定する。つ
いで、いジスタ３の内容およびレジスタ４の内容がＡＬ
Ｕ ６に供給され、このＡＬＵ ６で加算されるｅＡＬ
Ｕｔの加算結果はシフト回路ｒ、パスドライバ８、およ
びパス２を介してレジスタ４に供給される。
この結果、レジスタＪＫ ｒｏｌｏｌＪが記憶され、レ
ジスタ３にｌ’−０００１４が記憶され、レジスタ４に
「０００・ｌ」が記憶される。これＫより、藺はレジス
タ１に記憶されている（ Ｑ［０１）２−５、。であル
、余）はレジスタ４に記憶されている（０００１）２＝
ｌｔｏである。
ジスタ３にｌ’−０００１４が記憶され、レジスタ４に
「０００・ｌ」が記憶される。これＫより、藺はレジス
タ１に記憶されている（ Ｑ［０１）２−５、。であル
、余）はレジスタ４に記憶されている（０００１）２＝
ｌｔｏである。
このように、被除数かつ除数の減算を順次行い、その減
算が行えたか否かを判断回路で判断し、この判断結果に
応じて引は九場合次のステ、ゾに進み、引けなかった場
合も判断回路の出力に応じて減算を加算に変えるだけで
次の藺を求めるようにし、簡単な回路構成の判断回路を
用いるだけで、ノン−リストアリング方式の加算ができ
る。
算が行えたか否かを判断回路で判断し、この判断結果に
応じて引は九場合次のステ、ゾに進み、引けなかった場
合も判断回路の出力に応じて減算を加算に変えるだけで
次の藺を求めるようにし、簡単な回路構成の判断回路を
用いるだけで、ノン−リストアリング方式の加算ができ
る。
以上詳述したよ５にこの発明によれば、簡単な回路構成
で、処理ステ、！数の減少および実行時間の改善が計れ
るノン−リストアリング方式の除算を行うことができる
除算回゛路を提供できる。。
で、処理ステ、！数の減少および実行時間の改善が計れ
るノン−リストアリング方式の除算を行うことができる
除算回゛路を提供できる。。
図面はこの発明の一実施例を示すもので、菖１図は全体
の概略構成′図、第２図は動作を説明するための７０−
チャートである。 １・・・シフトレジスタ、２・φ・パス、Ｓ…レジスタ
（第２のレジスタ）、４・・・レジスタ（ａｉｌのレジ
スタ）、５・・・補数器、６・・・演算回路（加算器）
、７・・・シフト回路、９・・・判断回路、１ノ。 １５・・・Ｄ−ＦＦ回路、１２・・・ＥＯＲ，７Ｊ・・
・セレクタ、１４・・・インバータ回路。
の概略構成′図、第２図は動作を説明するための７０−
チャートである。 １・・・シフトレジスタ、２・φ・パス、Ｓ…レジスタ
（第２のレジスタ）、４・・・レジスタ（ａｉｌのレジ
スタ）、５・・・補数器、６・・・演算回路（加算器）
、７・・・シフト回路、９・・・判断回路、１ノ。 １５・・・Ｄ−ＦＦ回路、１２・・・ＥＯＲ，７Ｊ・・
・セレクタ、１４・・・インバータ回路。
Claims (1)
- ＃紋が設定されるＩＩＩのレジスタと、倍長データの被
除数の下位ｆ−夕が設定されるシフトレジスタと、前記
被除数の上位データが設定され１菖２のレジスタと、ζ
−の１１２のレジスタの内容と前記第１のレジスタの内
容との加算あるいは減算を行うか、壕九社前記第２のレ
ジスタの内容をそのｔｔ通過させる演算回路と、この演
算回路の出力を１ビ、ト左にシフトし、このシフトの際
シフト出力の最下位ピ、１４前記シフトレジスタの最上
位ビットが設定されるシフト回路と、このシフト回路の
出力を前記第２のレジスタに記憶する手段と、前記演算
回路の演算ｌ１ＩＩ果の最上位Ｃ，トとオーバフロー信
号とに応じて前記８２のレジスタの内容から前記［１の
レジスタの内容を減する減算が行え良か否かを判断する
判断回路と、この判断回路の判断結果に従うて、前記第
２のレジスタの内容と前記［１のレジスタの内容とを加
算するか減算するかを決定し、この決定に応、じて前記
演算１路を制御せしめる制御手段と、前記判断回路の判
断結果に応じて前記シフトレジ友夕の内容を１ビツト左
ヘシフトするとともに、その最下位ビットに前記判断回
路の判断結果に対応した信号を設定する手段とを具備し
たことを特徴とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105333A JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105333A JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588352A true JPS588352A (ja) | 1983-01-18 |
| JPS626258B2 JPS626258B2 (ja) | 1987-02-09 |
Family
ID=14404791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105333A Granted JPS588352A (ja) | 1981-07-06 | 1981-07-06 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032669A (ja) * | 1983-08-02 | 1985-02-19 | Canon Inc | 記録装置 |
| JPS6052349A (ja) * | 1983-09-02 | 1985-03-25 | Canon Inc | インク液量異常警報出力方法 |
| JPS60246437A (ja) * | 1984-05-21 | 1985-12-06 | Matsushita Electric Ind Co Ltd | 除算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
-
1981
- 1981-07-06 JP JP56105333A patent/JPS588352A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032669A (ja) * | 1983-08-02 | 1985-02-19 | Canon Inc | 記録装置 |
| JPS6052349A (ja) * | 1983-09-02 | 1985-03-25 | Canon Inc | インク液量異常警報出力方法 |
| JPS60246437A (ja) * | 1984-05-21 | 1985-12-06 | Matsushita Electric Ind Co Ltd | 除算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS626258B2 (ja) | 1987-02-09 |
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