JPH0545980B2 - - Google Patents
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- JPH0545980B2 JPH0545980B2 JP63152088A JP15208888A JPH0545980B2 JP H0545980 B2 JPH0545980 B2 JP H0545980B2 JP 63152088 A JP63152088 A JP 63152088A JP 15208888 A JP15208888 A JP 15208888A JP H0545980 B2 JPH0545980 B2 JP H0545980B2
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- subtraction
- mantissa
- difference
- floating point
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- 238000000034 method Methods 0.000 claims description 22
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 10
- 238000010606 normalization Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
- G06F2207/5442—Absolute difference
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- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
関連米国特許出願
下記の米国特許出願が、本発明に関連してい
る。
る。
Sridhar Samudrala Victor Peng及び
Nachum M.Gavrielovによつて発明され、本出
願の譲受人に譲渡された1986年６月27日出願、出
願番号第06／879337号の「浮動小数点の演算を実
行するための装置と方法」。
Nachum M.Gavrielovによつて発明され、本出
願の譲受人に譲渡された1986年６月27日出願、出
願番号第06／879337号の「浮動小数点の演算を実
行するための装置と方法」。
Vijay Maheshwari、Sridhar Samudrala及び
Nachum Moshe Gavrielovによつて発明され、
本出願の譲受人に譲渡された 出願、出
願番号第 号の「有効演算手段を加速す
ることによつて不同小数点の加減演算を加速する
ための装置と方法」。
Nachum Moshe Gavrielovによつて発明され、
本出願の譲受人に譲渡された 出願、出
願番号第 号の「有効演算手段を加速す
ることによつて不同小数点の加減演算を加速する
ための装置と方法」。
本発明は、一般的にデータ処理システムに関
し、更に詳しくはデータ処理システムの浮動小数
点の演算を実行するための装置に関する。
し、更に詳しくはデータ処理システムの浮動小数
点の演算を実行するための装置に関する。
（従来技術）
データー処理システムには、一般的に浮動小数
点のフオーマツトで記憶されている数値量を処理
する能力が設けられている。浮動小数点のフオー
マツトにおいて、数値量は仮数値と（指数部の）
冪数値によつて表される。冪数値は底が冪乗され
る冪数を表し、一方仮数値は数の指数部に掛け合
わせる数を表す。浮動小数点のフオーマツトの主
要な利点は、極端な手順や規則を設けることなく
データー処理システムにおいて処理されることの
できる数の増大された範囲にある。ここに開示さ
れている発明を有利に使用することのできる浮動
小数点プロセツサは、1986年３月号のデイジタル
テクニカルジヤーナル、No.２の頁24−36で
William R.Bidermann Amnon Fisher、Burton
M.Leary、Robert J.Simcoe及びWilliam R.
Wheelerによる「MicroVAX78132浮動小数点チ
ップ」で説明されている。
点のフオーマツトで記憶されている数値量を処理
する能力が設けられている。浮動小数点のフオー
マツトにおいて、数値量は仮数値と（指数部の）
冪数値によつて表される。冪数値は底が冪乗され
る冪数を表し、一方仮数値は数の指数部に掛け合
わせる数を表す。浮動小数点のフオーマツトの主
要な利点は、極端な手順や規則を設けることなく
データー処理システムにおいて処理されることの
できる数の増大された範囲にある。ここに開示さ
れている発明を有利に使用することのできる浮動
小数点プロセツサは、1986年３月号のデイジタル
テクニカルジヤーナル、No.２の頁24−36で
William R.Bidermann Amnon Fisher、Burton
M.Leary、Robert J.Simcoe及びWilliam R.
Wheelerによる「MicroVAX78132浮動小数点チ
ップ」で説明されている。
浮動小数点のフオーマツトには、このデータフ
オーマツトにおける加減演算が、標準の整数デー
タフオーマツトにおける同じ演算よりも一層複雑
でより長い時間がかかるという欠点がある。この
複雑性は、指数が同じになるように加算または減
算の前に仮数を一致させなければならず、従つて
潜在的に結果として得られた量を正規化しなけれ
ばならない、すなわち、論理“１”が最上位ビツ
トの位置に記憶され、指数部の冪数がこれに従つ
て調整されるまで結果として得られた量の仮数部
分をシフトしなければならないことの結果であ
る。
オーマツトにおける加減演算が、標準の整数デー
タフオーマツトにおける同じ演算よりも一層複雑
でより長い時間がかかるという欠点がある。この
複雑性は、指数が同じになるように加算または減
算の前に仮数を一致させなければならず、従つて
潜在的に結果として得られた量を正規化しなけれ
ばならない、すなわち、論理“１”が最上位ビツ
トの位置に記憶され、指数部の冪数がこれに従つ
て調整されるまで結果として得られた量の仮数部
分をシフトしなければならないことの結果であ
る。
さて第１図を参照して、加減演算は、関連する
演算のシーケンスを一層正確に識別する有効加算
と有効減算の演算によつて定義される。加減演算
１０１は有効加算演算１０２と有効減算演算１０
３にグループ分けされる。有効加算演算１０２
は、同じ符号を有するオペランドを加える演算
と、異なつた符号を有するオペランドを差し引く
演算を含んでいる。有効減算演算１０３は、異な
った符号を有するオペランドの加算と、同じ符号
を有するオペランドの減算を含んでいる。
演算のシーケンスを一層正確に識別する有効加算
と有効減算の演算によつて定義される。加減演算
１０１は有効加算演算１０２と有効減算演算１０
３にグループ分けされる。有効加算演算１０２
は、同じ符号を有するオペランドを加える演算
と、異なつた符号を有するオペランドを差し引く
演算を含んでいる。有効減算演算１０３は、異な
った符号を有するオペランドの加算と、同じ符号
を有するオペランドの減算を含んでいる。
次に第２図を参照して、関連技術に従つて有効
減算演算を実行するステツプが示されている。ス
テツプ２０１において、指数部の間の差が決定さ
れる。指数部の間の差に基づいて、より小さなオ
ペランドを表す論理信号は、２個のオペランドを
表す指数部の冪数が同じになる、すなわちオペラ
ンドの仮数がステツプ２０２にて一致するまでシ
フトされる。ステツプ２０３にて、一致した量は
そこで差し引かれる。もしその結果得られる量が
負であれば、２の補数が計算されなければならな
い、すなわちステツプ２０４にて減数は被減数よ
りも大きかつた。ステツプ２０５にて、最上位の
非ゼロビツト位置（すなわち、リーデイングロジ
ツク“１”の信号）が決定され、このビツト位置
に基づいてその結果得られた量のオペランドが正
規化されリーデイグロジツク“１”の信号は最上
位のビツト位置にシフトされ、指数部の冪数はス
テツプ２０６にてそれに従つて調整される。ステ
ツプ２０７にて、その結果得られたオペランドの
仮数の丸めが行われる。浮動小数点操作の実行に
詳しい人々にとつて明らかであるように、第２図
の有効減算の演算のための７つのステツプは、そ
の実行のために比較的長い時間を必要とする可能
性がある。
減算演算を実行するステツプが示されている。ス
テツプ２０１において、指数部の間の差が決定さ
れる。指数部の間の差に基づいて、より小さなオ
ペランドを表す論理信号は、２個のオペランドを
表す指数部の冪数が同じになる、すなわちオペラ
ンドの仮数がステツプ２０２にて一致するまでシ
フトされる。ステツプ２０３にて、一致した量は
そこで差し引かれる。もしその結果得られる量が
負であれば、２の補数が計算されなければならな
い、すなわちステツプ２０４にて減数は被減数よ
りも大きかつた。ステツプ２０５にて、最上位の
非ゼロビツト位置（すなわち、リーデイングロジ
ツク“１”の信号）が決定され、このビツト位置
に基づいてその結果得られた量のオペランドが正
規化されリーデイグロジツク“１”の信号は最上
位のビツト位置にシフトされ、指数部の冪数はス
テツプ２０６にてそれに従つて調整される。ステ
ツプ２０７にて、その結果得られたオペランドの
仮数の丸めが行われる。浮動小数点操作の実行に
詳しい人々にとつて明らかであるように、第２図
の有効減算の演算のための７つのステツプは、そ
の実行のために比較的長い時間を必要とする可能
性がある。
従つて、有効減算の演算を加速するための手順
と関連装置に対する必要性が痛感されている。
と関連装置に対する必要性が痛感されている。
（発明の特徴）
本発明の目的は、改善されたデータ処理システ
ムを提供することである。
ムを提供することである。
本発明の特徴は、浮動小数点の演算を実行する
ための改善された装置を提供することである。
ための改善された装置を提供することである。
本発明の更に他の特徴は、浮動小数点装置にお
ける有効減算演算を加速するための方法を提供す
ることである。
ける有効減算演算を加速するための方法を提供す
ることである。
本発明の更に他の特徴は、有効減算の演算を加
速するために、オペランドの指数部の冪数の信号
のサブセツトの間の差を使用することである。
速するために、オペランドの指数部の冪数の信号
のサブセツトの間の差を使用することである。
本発明の更に他の特徴は、指数部の冪数の間の
差の入手可能となるのに先立つて、オペランドの
指数部の冪数の信号のサブセツトの間の完全な差
に基づいて、有効減算手順を開始することであ
る。
差の入手可能となるのに先立つて、オペランドの
指数部の冪数の信号のサブセツトの間の完全な差
に基づいて、有効減算手順を開始することであ
る。
（発明の概要）
本発明によれば、上述及びその他の特徴は、浮
動小数点実行装置を設けることによつて達成さ
れ、この装置は、オペランドの指数部の冪数の間
の差を決定する装置の他に、オペランドの指数部
の冪数のサブセツトの間の差を決定する装置を有
している。サブセツト差異装置は、オペランドの
指数部の冪数の間の完全な差の決定に先立つて、
一つの結果を与える。完全なオペランドの冪数の
差がサブセツトのオペランドの冪数の差と異なる
ときに、正しい結果の仮数がオペランドの仮数の
１つ、すなわち使用しうる量であるように、この
ような手順が選択される。
動小数点実行装置を設けることによつて達成さ
れ、この装置は、オペランドの指数部の冪数の間
の差を決定する装置の他に、オペランドの指数部
の冪数のサブセツトの間の差を決定する装置を有
している。サブセツト差異装置は、オペランドの
指数部の冪数の間の完全な差の決定に先立つて、
一つの結果を与える。完全なオペランドの冪数の
差がサブセツトのオペランドの冪数の差と異なる
ときに、正しい結果の仮数がオペランドの仮数の
１つ、すなわち使用しうる量であるように、この
ような手順が選択される。
本発明のこれら及びその他の特徴は、図面と共
に下記の説明を読むことによつて明らかとなる。
に下記の説明を読むことによつて明らかとなる。
（好適な実施例の説明）
(1) 図面の詳細な説明
第１図及び第２図は、関連技術を参照して説明
されている。
されている。
第３図を参照して、有効減算演算は、２つのオ
ペランドの指数の冪数の差の絶対値、すなわち
DELT（Ｅ）の絶対値が≦１（すなわち１より小さ
いかまたは１である）かまたは＞１（すなわちこ
れ以外の全ての値である）、すなわち ABS〔DELTA（Ｅ）≦１またはABS〔DELTA
（Ｅ）〕＞１である状況を先ず考慮することによつ
て加速されることができる。
ペランドの指数の冪数の差の絶対値、すなわち
DELT（Ｅ）の絶対値が≦１（すなわち１より小さ
いかまたは１である）かまたは＞１（すなわちこ
れ以外の全ての値である）、すなわち ABS〔DELTA（Ｅ）≦１またはABS〔DELTA
（Ｅ）〕＞１である状況を先ず考慮することによつ
て加速されることができる。
次に第４図を参照して、ABS〔DELTA（Ｅ）〕＞
１である状況が更に詳細に検討される。第４図を
第２図と比較して、指数の冪数の差の決定がステ
ツプ２０１及びステツプ４０１において各ケース
いついて実行される。しかし、より大きなオペラ
ンドが識別されるために、ステツプ２０３及び４
０３で実行される減算演算は、第４図に示される
プロセスにおいて、結果として得られるオペラン
ドの無効に対するステツプ２０４と等価のステツ
プの必要性を無くして、正の結果として得られる
量がこの演算によつて得られることを保証するた
めに実行される。オペランド間の量の差のため
に、結果は、正規化が結果として得られるオペラ
ンドのためにせいぜい１ビツトの位置のシフトを
必要とすることである。１ビツトの位置のシフト
は、別のステツプを必要とせず、ステツプ４０４
Ａにおけるリーデイングロジツク“１”の信号の
検出、ステツプ４０４Ｂにおける正規化及びステ
ツプ４０４Ｃにおける四捨五入操作は、第２図に
おける３単位の時間を消費するステツプ（すなわ
ちステツプ２０５，２０６及び２０７）ではなく
１単位の時間を消費するステツプ４０４であると
考えることができる。
１である状況が更に詳細に検討される。第４図を
第２図と比較して、指数の冪数の差の決定がステ
ツプ２０１及びステツプ４０１において各ケース
いついて実行される。しかし、より大きなオペラ
ンドが識別されるために、ステツプ２０３及び４
０３で実行される減算演算は、第４図に示される
プロセスにおいて、結果として得られるオペラン
ドの無効に対するステツプ２０４と等価のステツ
プの必要性を無くして、正の結果として得られる
量がこの演算によつて得られることを保証するた
めに実行される。オペランド間の量の差のため
に、結果は、正規化が結果として得られるオペラ
ンドのためにせいぜい１ビツトの位置のシフトを
必要とすることである。１ビツトの位置のシフト
は、別のステツプを必要とせず、ステツプ４０４
Ａにおけるリーデイングロジツク“１”の信号の
検出、ステツプ４０４Ｂにおける正規化及びステ
ツプ４０４Ｃにおける四捨五入操作は、第２図に
おける３単位の時間を消費するステツプ（すなわ
ちステツプ２０５，２０６及び２０７）ではなく
１単位の時間を消費するステツプ４０４であると
考えることができる。
次に、第５図を参照して、ABS〔DELTA（Ｅ）〕
≦１である場合に、有効減算の演算を実行する
（すなわち加速することにより）ための時間を消
減する方法が示されている。ステツプ５０１にお
いて、指数部の冪数の差が決定される。冪数の差
が小さいために、ステツプ５０２における仮数の
一致は、減算ステツプ５０３を実行する前に、別
のステツプ（または“フライ”）を必要とするこ
となく実行されることができる。無効ステツプ５
０４は必要とされるが、正規化ステツプ５０６ま
たは四捨五入ステツプ５０７は、いずれかが必要
であつて、両方のステツプの必要はない。この手
順は、浮動小数点装置によつて７つの主要ステツ
プを５つの主要ステツプに消減する。
≦１である場合に、有効減算の演算を実行する
（すなわち加速することにより）ための時間を消
減する方法が示されている。ステツプ５０１にお
いて、指数部の冪数の差が決定される。冪数の差
が小さいために、ステツプ５０２における仮数の
一致は、減算ステツプ５０３を実行する前に、別
のステツプ（または“フライ”）を必要とするこ
となく実行されることができる。無効ステツプ５
０４は必要とされるが、正規化ステツプ５０６ま
たは四捨五入ステツプ５０７は、いずれかが必要
であつて、両方のステツプの必要はない。この手
順は、浮動小数点装置によつて７つの主要ステツ
プを５つの主要ステツプに消減する。
次に、第６Ａ図を参照して、オペランドの指数
部の冪数の（６）最下位位置のサブセツトの間の
差TDELTA（Ｅ）の決定の結果、結果TDELTA
（Ｅ）として開始されるオペランドの仮数を含む
演算、正しいDELTA（Ｅ）及び最終仮数の結果
が示されている。例えば、TDELTA（Ｅ）＝０の
場合、FRACTIONA−FRACTINOBを決定する
ための演算が開始される。DELTA（Ｅ）の計算
の結果は、３つの値、すなわち０、≧64、及び≦
−64の内のただ１つを取ることができる。
DELTA（Ｅ）＝０の場合、正しい最終仮数は、
FRACTIONA−FRACTINOBである。DELTA
（Ｅ）≧64の場合、正しい最終仮数は
FRACTIONAである。DELTA（Ｅ）≦−64の場
合、正しい最終仮数はFRACTINOBである
FRACTIONA及びFRACTINOBは入手可能であ
つて、これらの結果を得るために計算は必要でな
い。これらのオペランドの仮数は、オペランドの
仮数が一般的に（必然的にではないが）53の位置
のみを有しており、従つて64以上の位置によるシ
フトは、関連するオペランドの仮数を０に減じる
ために、正しい。同様に、DELTA（Ｅ）＝１の場
合、最終仮数の結果FRACTIONA−
FRACTINOB／２の計算が開始される。この最
終仮数の結果が正しくない場合、DELTA（Ｅ）
の計算に基づいて、正しい最終仮数の結果は、
FRACTIONAまたはFRACTINOBのいずれかで
ある。DELTA（Ｅ）＝−１の場合、最終仮数
FRACTINOB−FRACTIONA／２の計算が開始
される。もしこの仮数が正しくなければ、正しい
最終仮数の結果は、第６Ａ図に示すように、
FRACTIONAまたはFRACTINOBである。
TDELTA（Ｅ）が０、１、及び−１以外の値を
取る場合、第６Ａ図は、DELTA（Ｅ）の関数と
して「その他」で正しい最終仮数の結果をリスト
している。最終仮数の結果の計算を加速するため
に、幾つかの方法を使用することができ、好適な
実施例の方法は、第６Ｂ図に示されている。この
方法において、差T7DELTA（Ｅ）が計算される
が、これはオペランドの指数部の冪数の７つの最
下位ビツト信号の間の差である。TDELTA（Ｅ）
が＞１及び62≦、及びT7DELTA（Ｅ）が＞１及
び62である場合、最終仮数FRACTIONA−
〔FRACTINOB／2T7DELTA(E)〕の計算が開始され
る。この量は、DELTA（Ｅ）＞１及び≦62の場合
に、正しい。そうでなければ、DELTA（Ｅ）＞
129の場合、FRACTIONAが使用され、DELTA
（Ｅ）≦−66の場合、FRACTINOBが使用される。
TDELTA（Ｅ）が＞１及び≦62、T7DELTA
（Ｅ）が≧66及び＜127の場合、計算は、最終仮数
の結果FRACTINOB〔FRACTIONA／2T7DELTA(E)〕
について開始される。この最終仮数の結果は、
DELTA（Ｅ）が≧62及び＜−１の場合、正しい。
そうでなければ、最終仮数の結果は、DELTA
（Ｅ）≧66の場合、FRACTIONAであり、または
DELTA（Ｅ）＜−129の場合、FRACTINOBであ
る。
部の冪数の（６）最下位位置のサブセツトの間の
差TDELTA（Ｅ）の決定の結果、結果TDELTA
（Ｅ）として開始されるオペランドの仮数を含む
演算、正しいDELTA（Ｅ）及び最終仮数の結果
が示されている。例えば、TDELTA（Ｅ）＝０の
場合、FRACTIONA−FRACTINOBを決定する
ための演算が開始される。DELTA（Ｅ）の計算
の結果は、３つの値、すなわち０、≧64、及び≦
−64の内のただ１つを取ることができる。
DELTA（Ｅ）＝０の場合、正しい最終仮数は、
FRACTIONA−FRACTINOBである。DELTA
（Ｅ）≧64の場合、正しい最終仮数は
FRACTIONAである。DELTA（Ｅ）≦−64の場
合、正しい最終仮数はFRACTINOBである
FRACTIONA及びFRACTINOBは入手可能であ
つて、これらの結果を得るために計算は必要でな
い。これらのオペランドの仮数は、オペランドの
仮数が一般的に（必然的にではないが）53の位置
のみを有しており、従つて64以上の位置によるシ
フトは、関連するオペランドの仮数を０に減じる
ために、正しい。同様に、DELTA（Ｅ）＝１の場
合、最終仮数の結果FRACTIONA−
FRACTINOB／２の計算が開始される。この最
終仮数の結果が正しくない場合、DELTA（Ｅ）
の計算に基づいて、正しい最終仮数の結果は、
FRACTIONAまたはFRACTINOBのいずれかで
ある。DELTA（Ｅ）＝−１の場合、最終仮数
FRACTINOB−FRACTIONA／２の計算が開始
される。もしこの仮数が正しくなければ、正しい
最終仮数の結果は、第６Ａ図に示すように、
FRACTIONAまたはFRACTINOBである。
TDELTA（Ｅ）が０、１、及び−１以外の値を
取る場合、第６Ａ図は、DELTA（Ｅ）の関数と
して「その他」で正しい最終仮数の結果をリスト
している。最終仮数の結果の計算を加速するため
に、幾つかの方法を使用することができ、好適な
実施例の方法は、第６Ｂ図に示されている。この
方法において、差T7DELTA（Ｅ）が計算される
が、これはオペランドの指数部の冪数の７つの最
下位ビツト信号の間の差である。TDELTA（Ｅ）
が＞１及び62≦、及びT7DELTA（Ｅ）が＞１及
び62である場合、最終仮数FRACTIONA−
〔FRACTINOB／2T7DELTA(E)〕の計算が開始され
る。この量は、DELTA（Ｅ）＞１及び≦62の場合
に、正しい。そうでなければ、DELTA（Ｅ）＞
129の場合、FRACTIONAが使用され、DELTA
（Ｅ）≦−66の場合、FRACTINOBが使用される。
TDELTA（Ｅ）が＞１及び≦62、T7DELTA
（Ｅ）が≧66及び＜127の場合、計算は、最終仮数
の結果FRACTINOB〔FRACTIONA／2T7DELTA(E)〕
について開始される。この最終仮数の結果は、
DELTA（Ｅ）が≧62及び＜−１の場合、正しい。
そうでなければ、最終仮数の結果は、DELTA
（Ｅ）≧66の場合、FRACTIONAであり、または
DELTA（Ｅ）＜−129の場合、FRACTINOBであ
る。
次に、第７図を参照して、第６Ａ図及び第６Ｂ
図の手順を実行する装置が示されている。オペラ
ンドの指数部の冪数EAの７最下位ビツト（1sbs）
及びオペランドの指数部EBの７最下位ビツトは
（７ビツト）減算装置７６′に入力される。また
TDELTA（Ｅ）で示される６最下位ビツトの差
は、検出及び論理装置７２に入力され、一方、ま
たT7DELTA（Ｅ）で示されるEAとEBの間の７ビ
ツトの差は、シフト及び選択論理装置７４に入力
される。シフト及び選択論理装置７４は、またオ
ペランドの仮数FRACTIONA（FA）と
FRACTINOB（FB）及び検出論理装置７２からそ
こに入力される制御信号を有している。検出論理
装置７２は、TDELTA（Ｅ）に基づいて、第６
Ａ図の１、−１、０とその他の手順の間の決定を
行うことができる。シフト及び選択論理装置７４
は、T7DELTA（Ｅ）に基づいて、第６Ｂ図に概
説された手順を選択する。シフト及び論理装置７
４から出力信号XA及びXBは、第６Ｂ図の最終仮
数欄の個々の量、すなわちTDELTA（Ｅ）が＞
１及び≦62である場合、及びT7DELTA（Ｅ）＞
１及び≦62である場合、またはT7DELTA（Ｅ）
≧−62及び＜−１の場合に、決定される量であ
る。シフト及び選択論理装置７４からの出力信号
XA及びXBは、減算装置７５に入力される。選択
論理装置７３は、オペランドの仮数信号FAとFB
及び検出論理装置７２からの制御信号を受け取
る。選択論理装置７３は、第６Ａ図の最終仮数結
果欄に示される最終仮数の結果の計算の構成要素
を決定する。選択論理装置７３の出力信号XA及
びXBは、減算装置７５に入力される。検出論理
装置７２からの制御信号は、選択論理装置７３か
らの出力信号またはシフト及び選択論理装置７４
からの出力信号が減算装置７５に入力されるかど
うかを決定する。減算装置７５の動作の結果、Ｙ
がオペランドの仮数FA及びFBと共に選択論理装
置７７に入力される。オペランドの指数部の冪数
EA及びEBは、DELTA（Ｅ）が計算されている場
合、（11ビツト）減算装置７６に入力され、減算
装置７６からの出力信号は、検出論理装置７８に
入力される。検出論理装置７８はDELTA（Ｅ）
に基づいて、オペランドの仮数FAまたはFB、ま
たは最終仮数の結果（Ｚ）としての減算装置７５
の出力信号を選択する。好適な実施例において、
減算装置７６及び７６′は同位置の装置内で実行
され、61sb信号及び71sb信号は、完全な11ビツト
の差の決定に先立つて入手可能である。
図の手順を実行する装置が示されている。オペラ
ンドの指数部の冪数EAの７最下位ビツト（1sbs）
及びオペランドの指数部EBの７最下位ビツトは
（７ビツト）減算装置７６′に入力される。また
TDELTA（Ｅ）で示される６最下位ビツトの差
は、検出及び論理装置７２に入力され、一方、ま
たT7DELTA（Ｅ）で示されるEAとEBの間の７ビ
ツトの差は、シフト及び選択論理装置７４に入力
される。シフト及び選択論理装置７４は、またオ
ペランドの仮数FRACTIONA（FA）と
FRACTINOB（FB）及び検出論理装置７２からそ
こに入力される制御信号を有している。検出論理
装置７２は、TDELTA（Ｅ）に基づいて、第６
Ａ図の１、−１、０とその他の手順の間の決定を
行うことができる。シフト及び選択論理装置７４
は、T7DELTA（Ｅ）に基づいて、第６Ｂ図に概
説された手順を選択する。シフト及び論理装置７
４から出力信号XA及びXBは、第６Ｂ図の最終仮
数欄の個々の量、すなわちTDELTA（Ｅ）が＞
１及び≦62である場合、及びT7DELTA（Ｅ）＞
１及び≦62である場合、またはT7DELTA（Ｅ）
≧−62及び＜−１の場合に、決定される量であ
る。シフト及び選択論理装置７４からの出力信号
XA及びXBは、減算装置７５に入力される。選択
論理装置７３は、オペランドの仮数信号FAとFB
及び検出論理装置７２からの制御信号を受け取
る。選択論理装置７３は、第６Ａ図の最終仮数結
果欄に示される最終仮数の結果の計算の構成要素
を決定する。選択論理装置７３の出力信号XA及
びXBは、減算装置７５に入力される。検出論理
装置７２からの制御信号は、選択論理装置７３か
らの出力信号またはシフト及び選択論理装置７４
からの出力信号が減算装置７５に入力されるかど
うかを決定する。減算装置７５の動作の結果、Ｙ
がオペランドの仮数FA及びFBと共に選択論理装
置７７に入力される。オペランドの指数部の冪数
EA及びEBは、DELTA（Ｅ）が計算されている場
合、（11ビツト）減算装置７６に入力され、減算
装置７６からの出力信号は、検出論理装置７８に
入力される。検出論理装置７８はDELTA（Ｅ）
に基づいて、オペランドの仮数FAまたはFB、ま
たは最終仮数の結果（Ｚ）としての減算装置７５
の出力信号を選択する。好適な実施例において、
減算装置７６及び７６′は同位置の装置内で実行
され、61sb信号及び71sb信号は、完全な11ビツト
の差の決定に先立つて入手可能である。
(2) 好適な実施例の動作
有効減算演算が実行される場合、指数部の冪数
の差の値が、オペランドの仮数を含む演算を特定
するために必要とされる。本発明は、オペランド
の指数部の冪数の信号位置のサブセツトの間の差
を計算することによつて有効減算演算を加速す
る。オペランドの指数部の冪数のサブセツトの差
に基づいて、オペランドの仮数（すなわちその仮
数部分）の差が、完全なオペランドの指数部の冪
数の間の差が計算されている間に、決められる。
サブセツトは、完全な差が決められ、現在の手順
が正しくない手順であると決定された場合、正し
い結果としての仮数が得られるように、選択され
る。この入手可能性は、オペランドの仮数がサブ
セツトにないいずれかのオペランドの冪数の位置
によつて表される量だけシフトされる場合、シフ
トされたオペランドの仮数がゼロの値を持つよう
にすることによつて達成される。従つて、シフト
されないオペランドの仮数は、全て残つていて最
終的に結果する仮数となるものである。オペラン
ドの冪数のサブセツトの差は、それに対して演算
（減算）が行われなければならないオペランドの
仮数の唯一つの組み合わせを識別することができ
る。計算を必要とするこの演算は、完全なオペラ
ンドの冪数の間の差の決定に先立つて開始され
る。従つて、完全なオペランドの冪数の間の差が
入手可能である場合、最終仮数の結果は、もし計
算が必要であれば、少なくとも進行中であり、こ
れによつて計算を加速する。その他の可能な最終
仮数の結果は、オペランドの仮数であり、完全な
オペランドの指数部の冪数の間の差に基づいて入
手可能である。
の差の値が、オペランドの仮数を含む演算を特定
するために必要とされる。本発明は、オペランド
の指数部の冪数の信号位置のサブセツトの間の差
を計算することによつて有効減算演算を加速す
る。オペランドの指数部の冪数のサブセツトの差
に基づいて、オペランドの仮数（すなわちその仮
数部分）の差が、完全なオペランドの指数部の冪
数の間の差が計算されている間に、決められる。
サブセツトは、完全な差が決められ、現在の手順
が正しくない手順であると決定された場合、正し
い結果としての仮数が得られるように、選択され
る。この入手可能性は、オペランドの仮数がサブ
セツトにないいずれかのオペランドの冪数の位置
によつて表される量だけシフトされる場合、シフ
トされたオペランドの仮数がゼロの値を持つよう
にすることによつて達成される。従つて、シフト
されないオペランドの仮数は、全て残つていて最
終的に結果する仮数となるものである。オペラン
ドの冪数のサブセツトの差は、それに対して演算
（減算）が行われなければならないオペランドの
仮数の唯一つの組み合わせを識別することができ
る。計算を必要とするこの演算は、完全なオペラ
ンドの冪数の間の差の決定に先立つて開始され
る。従つて、完全なオペランドの冪数の間の差が
入手可能である場合、最終仮数の結果は、もし計
算が必要であれば、少なくとも進行中であり、こ
れによつて計算を加速する。その他の可能な最終
仮数の結果は、オペランドの仮数であり、完全な
オペランドの指数部の冪数の間の差に基づいて入
手可能である。
上述の説明は、好適な実施例を示すために含ま
れているものであり、発明の範囲を限定すること
を意味するものではない。発明の範囲は、以下の
請求項によつてのみ限定されるべきものである。
上述の説明から、本発明の精神と範囲に包含され
る多くの変形が当業者にとつて明らかである。
れているものであり、発明の範囲を限定すること
を意味するものではない。発明の範囲は、以下の
請求項によつてのみ限定されるべきものである。
上述の説明から、本発明の精神と範囲に包含され
る多くの変形が当業者にとつて明らかである。
第１図は、加減演算及び有効加算演算と有効減
算演算の間の関係を示す。 第２図は、関連技術に従つて有効減算演算を実
行するためのステツプを示す。第３図は、有効減
算演算を加速するために、有効減算演算の分割さ
れた２つの手順を示す。第４図は、指数の冪数の
差の絶対値が１を超える場合の有効減算演算のス
テツプを示す。第５図は、指数の冪数の差の絶対
値が１以下の場合の有効減算演算のステツプを示
す。第６Ａ図及び第６Ｂ図は、指数部の冪数の選
択された部分の間の差の決定の後に開始される有
効減算のフローを示す。第７図は、本発明を実施
する装置のブロツク図である。 １０１……加算／減算の演算、１０２……有効
加算、１０３……有効減算、７２……検出論理装
置、７３……選択論理装置、７４……シフト及び
選択論理装置、７５……減算装置、７６……（11
ビツト）減算装置、７６′……（７ビツト）減算
装置、７７……選択論理装置、７８……検出論理
装置。
算演算の間の関係を示す。 第２図は、関連技術に従つて有効減算演算を実
行するためのステツプを示す。第３図は、有効減
算演算を加速するために、有効減算演算の分割さ
れた２つの手順を示す。第４図は、指数の冪数の
差の絶対値が１を超える場合の有効減算演算のス
テツプを示す。第５図は、指数の冪数の差の絶対
値が１以下の場合の有効減算演算のステツプを示
す。第６Ａ図及び第６Ｂ図は、指数部の冪数の選
択された部分の間の差の決定の後に開始される有
効減算のフローを示す。第７図は、本発明を実施
する装置のブロツク図である。 １０１……加算／減算の演算、１０２……有効
加算、１０３……有効減算、７２……検出論理装
置、７３……選択論理装置、７４……シフト及び
選択論理装置、７５……減算装置、７６……（11
ビツト）減算装置、７６′……（７ビツト）減算
装置、７７……選択論理装置、７８……検出論理
装置。
Claims (1)
- 【特許請求の範囲】 １ 浮動小数点の加算及び減算の演算を実行する
装置において、この装置は、 浮動小数点の有効加算を実行するための加算手
段と、 浮動小数点の有効減算を実行するための減算手
段とを具備し、この減算手段は、 初期オペランドの指数部の冪数の信号に応答し
て、正しい最終仮数信号を識別する第１減算手段
と、 上記初期オペランドの指数部の冪数の信号のサ
ブセツトに応答して、可能な最終の仮数信号を識
別する第２減算手段と、 上記第２減算手段及び上記初期オペランドの仮
数信号に応答して、第１の可能な最終仮数信号を
与える第３減算手段と、 上記第１の減算手段に応答して、上記第１の可
能な最終仮数信号及び上記初期オペランドの仮数
信号から上記正しい最終仮数信号を選択するため
の選択手段とを備えたことを特徴とする装置。 ２ 上記第３の減算手段は、２つの初期オペラン
ド仮数信号から組み合わされたオペランドの仮数
を与えるための組み合わせ手段を有し、上記初期
オペランド仮数信号の第１のものは、上記組み合
わせ手段で組み合わされる前に上記第２減算手段
によつて決定された量だけシフトされる請求項１
に記載の浮動小数点の加算及び減算の演算を実行
する装置。 ３ 上記第２の減算は、上記第１減算手段の一部
分である請求項２に記載の浮動小数点の加算及び
減算の演算を実行する装置。 ４ 上記オペランドの指数部の冪数信号のサブセ
ツトは、オペランドの仮数を表わす位置の数より
大きな量を記憶できる請求項３に記載の浮動小数
点の加算及び減算の演算を実行する装置。 ５ 上記第１及び第２の減算手段は並列に動作す
る請求項１に記載の浮動小数点の加算及び減算の
演算を実行する装置。 ６ 上記第２及び第３の減算手段は、上記第１減
算手段の演算と並列な計算を必要とする上記可能
な最終仮数信号を決定する請求項１に記載の浮動
小数点の加算及び減算の演算を実行する装置。 ７ 更に、オペランドの仮数の符号に応答して、
有効加算と有効減算の演算の１つを選択する演算
手段によつて構成される請求項１に記載の浮動小
数点の加算及び減算の演算を実行する装置。 ８ 浮動小数点オペランドに対する有効な減算演
算を実行する方法において、 ２つのオペランド指数部冪数信号間の第１の差
を決定し、この第１の差は、２つのオペランド仮
数をいかに組み合わせるかを決定するものであ
り、 上記２つのオペランド指数部信号のサブセツト
間の第２の差を決定し、この第２の差は、上記２
つのオペランド仮数の可能な組み合わせを定める
ものであり、そして 上記可能なオペランドの組み合わせ及び上記オ
ペランド仮数の１つから正しい最終仮数結果を選
択するという段階を具備することを特徴とする方
法。 ９ 第１の差を決定する段階と並列に可能なオペ
ランドの組み合わせの計算を開始する段階を含む
請求項８に記載の有効減算の演算を実行する方
法。 １０ 複数の最下位ビツトの上記オペランド指数
部冪数サブセツトを選択する段階を更に具備し、
上記複数の最下位ビツトは、オペランド仮数ビツ
ト位置の数よりも大きな量を表わす請求項８に記
載の有効減算演算を実行する方法。 １１ 更に、上記選択段階を上記第１の差によつ
て制御する段階を含む請求項８に記載の有効減算
演算を実行する方法。 １２ 更に、上記オペランドの仮数のシフトを制
御するために、上記第２の差を使用し、上記オペ
ランドを減算回路に入力する段階を含む請求項８
に記載の有効減算演算を実行する方法。 １３ 浮動小数点オペランドに対して有効減算演
算を実行する装置において、この装置は、 オペランド指数部の冪数信号間の第１の差を決
定する第１減算手段と、 上記オペランド指数部の冪数信号の選択された
サブセツト間の第２の差を決定する第２減算手段
と、 上記第２の差に応答して、それに加えられるオ
ペランド仮数間の第３の差を決定する第３減算手
段と、 上記第３の差及び上記オペランド仮数の１つを
選択するための選択手段とを具備することを特徴
とする装置。 １４ 更に、シフト手段を備え、上記第３の減算
手段に入力された上記オペランドの仮数は、上記
シフト手段により上記第２の差で決定された量だ
けシフトされる請求項１３に記載の有効減算の演
算を実行する装置。 １５ 上記選択手段は、上記第１の差に応答する
請求項１４に記載の有効減算の演算を実行する装
置。 １６ 上記のサブセツトは、上記オペランドの指
数部の冪数の複数の最下位信号を含み、上記複数
は、上記オペランドの仮数のビツト位置の数より
も大きい量を表わすのに少なくとも充分なだけ大
きい請求項１５に記載の有効減算の演算を実行す
る装置。 １７ 上記シフト手段は、上記オペランドの仮数
を０及び１ビツトの位置によつてシフトする第１
シフト手段と、上記オペランドの仮数を１ビツト
の位置を越える位置によつてシフトする第２シフ
ト手段とを有する請求項１６に記載の有効減算の
演算を実行する装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/064,835 US4858165A (en) | 1987-06-19 | 1987-06-19 | Apparatus and method for acceleration of effective subtraction procedures by the approximation of the absolute value of the exponent argument difference |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6486237A JPS6486237A (en) | 1989-03-30 |
| JPH0545980B2 true JPH0545980B2 (ja) | 1993-07-12 |
Family
ID=22058542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152088A Granted JPS6486237A (en) | 1987-06-19 | 1988-06-20 | Apparatus and method for accelerating effective subtraction procedure of floating point by estimation of absolute value of difference in threshold of exponential part |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4858165A (ja) |
| EP (1) | EP0296071B1 (ja) |
| JP (1) | JPS6486237A (ja) |
| KR (1) | KR940002268B1 (ja) |
| AU (2) | AU1813988A (ja) |
| CA (1) | CA1294055C (ja) |
| DE (1) | DE3852217T2 (ja) |
| IL (1) | IL86793A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US4994996A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Pipelined floating point adder for digital computer |
| US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
| US5117384A (en) * | 1990-01-24 | 1992-05-26 | International Business Machines Corporation | Method and apparatus for exponent adder |
| JPH0748176B2 (ja) * | 1990-01-24 | 1995-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 浮動小数点算術演算方法及び装置 |
| EP0474247B1 (en) * | 1990-09-07 | 1998-12-16 | Nec Corporation | Shift amount floating-point calculating circuit with a small amount of hardware and rapidly operable |
| US5247471A (en) * | 1991-12-13 | 1993-09-21 | International Business Machines Corporation | Radix aligner for floating point addition and subtraction |
| US5742533A (en) * | 1996-05-21 | 1998-04-21 | International Business Machines Corporation | Method and apparatus for modulus error checking |
| US5944774A (en) * | 1997-09-26 | 1999-08-31 | Ericsson Inc. | Methods apparatus and computer program products for accumulating logarithmic values |
| US6226271B1 (en) | 1997-09-26 | 2001-05-01 | Ericsson Inc. | Received signal strength determination method, apparatus and computer program products |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595346A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 演算制御方式 |
| JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
| JPS61177538A (ja) * | 1985-01-29 | 1986-08-09 | エイ・テイ・アンド・ティ・コーポレーション | 最上位の数字の位置の検出 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188740A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | フロ−テイング加算器 |
| CA1229415A (en) * | 1983-12-09 | 1987-11-17 | Masayuki Ikeda | Floating-point addition/subtraction system |
| US4639887A (en) * | 1984-02-24 | 1987-01-27 | The United States Of America As Represented By The United States Department Of Energy | Bifurcated method and apparatus for floating point addition with decreased latency time |
-
1987
- 1987-06-19 US US07/064,835 patent/US4858165A/en not_active Expired - Lifetime
-
1988
- 1988-06-17 CA CA000569707A patent/CA1294055C/en not_active Expired - Fee Related
- 1988-06-19 IL IL86793A patent/IL86793A/xx unknown
- 1988-06-20 AU AU18139/88A patent/AU1813988A/en not_active Abandoned
- 1988-06-20 DE DE3852217T patent/DE3852217T2/de not_active Expired - Lifetime
- 1988-06-20 JP JP63152088A patent/JPS6486237A/ja active Granted
- 1988-06-20 EP EP88401539A patent/EP0296071B1/en not_active Expired - Lifetime
- 1988-06-20 KR KR1019880007418A patent/KR940002268B1/ko active IP Right Grant
-
1991
- 1991-11-22 AU AU88098/91A patent/AU8809891A/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595346A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 演算制御方式 |
| JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
| JPS61177538A (ja) * | 1985-01-29 | 1986-08-09 | エイ・テイ・アンド・ティ・コーポレーション | 最上位の数字の位置の検出 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0296071B1 (en) | 1994-11-30 |
| IL86793A0 (en) | 1988-11-30 |
| CA1294055C (en) | 1992-01-07 |
| AU1813988A (en) | 1988-12-22 |
| KR890000967A (ko) | 1989-03-17 |
| KR940002268B1 (ko) | 1994-03-19 |
| AU8809891A (en) | 1992-01-23 |
| IL86793A (en) | 1991-06-10 |
| DE3852217D1 (de) | 1995-01-12 |
| EP0296071A2 (en) | 1988-12-21 |
| US4858165A (en) | 1989-08-15 |
| EP0296071A3 (en) | 1991-01-30 |
| DE3852217T2 (de) | 1995-06-08 |
| JPS6486237A (en) | 1989-03-30 |
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