KR940002268B1 - 지수 변수차의 절대값의 근사법에 의해 부동 소수점의 실제 감산 과정을 가속화시키는 장치 및 방법 - Google Patents

지수 변수차의 절대값의 근사법에 의해 부동 소수점의 실제 감산 과정을 가속화시키는 장치 및 방법 Download PDF

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Abstract

내용 없음.

Description

지수 변수차의 절대값의 근사법에 의해 부동 소수점의 실제 감산 과정을 가속화시키는 장치 및 방법
제1도는 가산 및 감산 연산과 실제 가산 및 실제 감산 연산과의 관계를 도시한 도면.
제2도는 관련 기술에 따라서 실제 감산 연산을 행하는 단계들을 도시한 도면.
제3도는 실제 감산 연산의 실행을 가속화하기 위해 이 실제 감산 연산이 분할되는 2개의 과정을 도시한 도면.
제4도는 지수 변수 차의 절대값이 1보다 클때의 실제 감산 연산의 단계들을 도시한 도면.
제5도는 지수 변수차의 절대값이 1보다 작거나 1과 같을 때의 실제 감산 연산의 단계들을 도시한 도면.
제6a도 및 제6b도는 지수 변수의 선택된 부분들 차이의 차를 결정한 후에 시작되는 실제 감산 흐름을 도시한 도면.
제7도는 본 발명을 수행하는 장치의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
72, 78 : 검출 논리 장치 73, 77 : 선택 논리 장치
74 : 이동 및 선택 논리 장치 75 : 감산 장치
76 : 11비트 감산 장치 76' : 7비트 감산 장치
본 발명은 일반적으로 데이타 처리용 시스템에 관한 것으로서, 더욱 상세하게는 데이타 처리용 시스템의 부동 소수점(floating point) 연산을 수행하기 위한 장치 및 방법에 관한 것이다.
데이타 처리용 시스템에는 부동 소수점 형식으로 저장되어 있는 수치량을 조작할 수 있는 능력이 부여되어 있는 것이 전형적이다. 부동 소수점 형식에 있어서, 수치량은 단수값(fraction value)과(지수) 변수값[(exponent) argument value]에 의해 표현된다. 변수값은 밑수에 적용될 멱수(power)를 나타내는 것이며, 단수값(端數値)은 수의 지수부에 곱하여 주는 수를 나타내는 것이다. 부동 소수점 형식에 있어서의 주요한 장점은 특별한 과정이나 약정이 없이도 증가된 범위의 숫자들을 데이타 처리용 시수템내에서 조작할 수 있다는 것이다. 본 발명을 유리하게 이용할 수 있는 부동 소수점 처리기는, 디지탈 테크니컬 저널(Digital Technical Journal) 제2권(1986년 3월) 24-36면에 수록된 윌이엄 알.비더맨(William R. Bidermann), 암논 휘셔(Amnon Fisher), 부튼 엠.리어리(Burton M. Leary), 로버트 제이 심코우(Robert J. Simcoe) 및 윌리엄 알.휠러(William R. Wheeler)저의 "마이크로 VAX78132 부동 소수점 칩(The MicroVAX 78132 Floating Point Chip)"에 기재되어 있다.
부동 소수점 형식은 이러한 데이타 형식에 따른 가산 및 감산 연산의 수행이 표준 데이타 형식에 따른 가산 및 감산 연산에 비하여 더욱 복잡할 뿐만 아니라 시간도 더욱 많이 소요된다는 결점이 있다. 이러한 복잡성의 원인은 가산 또는 감산을 실시하기 전에 변수가 동일해지도록 단수들을 정렬시키고 나서, 그 결과를 정규화 해서, 즉, 최상위(最上位) 비트 위치에 논리 "1"이 저장될 때까지 결과치의 단수를 계속 이동시켜서 이에 따라 지수의 변수를 조정해야 하기 때문이다.
제1도를 참조하면, 가산 및 감산 연산이 실제 가산 및 실제 감산 연산에 관련하여 정의되어 있는데, 이들은 관련된 연산의 순서를 더욱 명확하게 나타내고 있다. 가산 및 감산 연산(101)은 실제 가산 연산(102)와 실제 감산 연산(103)으로 나뉘어진다. 실제 가산 연산(102)는 부호가 동일한 피연산수들을 가산하는 연산과, 부호가 상이한 피연산수들을 감산하는 연산을 포함한다. 실제 감산 연산(103)은 부호가 상이한 피연산수들을 가산하는 연산과, 부호가 동일한 피연산수들을 감산하는 연산을 포함한다.
제2도를 참조하면, 관련 기술에 따라서 실제 감산 연산을 행하는 단계들이 도시되어 있다. 단계(201)에서는, 지수들 사이의 차가 결정된다. 단계(202)에서는, 지수들 사이의 차에 근거하여 2개의 피연산수를 나타내는 지수의 변수가 동일하게 될때까지, 즉, 피연산수의 단수가 정렬될 때까지 2개중의 작은 피연산수를 나타내는 논리 신호가 이동된다. 그후, 단계(203)에서는 정렬된 수치량을 감산한다. 단계(204)에서는, 결과치가 부(-)의 값이면, 2의 보수(補數)를 계산하여야만 한다[즉, 감수(減數)가 피감수(被減數)보다 큰 경우이다]. 단계(205)에서는, 0이 아닌 최상위 비트 위치(즉, 선행 논리 "1"신호)가 결정된다. 단계(206)에서는 이러한 최상위 비트 위치에 근거하여 결과치 피연산수를 정규화하고, 선행 논리 "1" 신호를 최상위 비트 위치로 이동시켜, 지수의 변수를 이에 따라 조정한다. 단계(207)에서는, 결과적인 피연산수의 단수의 반올림이 수행된다. 부동 소수점 연산의 실행에 익숙한 사람들에게 명백해진 바와 같이, 제2도에 도시된 실제 감산 연산의 7가지 단계를 행하기 위해서는 비교적 긴 시간이 필요하게 된다.
따라서, 실제 감산 연산을 가속화시키기 위한 방법 및 이에 관련된 장치를 개발할 필요성이 제기되어 왔다.
본 발명의 목적은 개량된 데이타 처리용 시스템을 제공하려는 것이다.
본 발명의 특징은 부동 소수점 연산을 수행하기 위한 개량된 장치가 제공된다는 것이다.
본 발명의 또 다른 특징은 부동 소수점 장치내에서의 실제 감산 연산을 가속화시키기 위한 기술이 제공된다는 것이다.
본 발명의 또 다른 특징은 피연산수의 지수 변수의 신호들이 부분집합들 사이에서의 차를 이용함으로써, 실제 감산 연산을 가속화시킨다는 것이다.
본 발명의 또 다른 특징은 지수 변수들 사이에서의 완전한 차를 이용하기에 앞서, 피연산수의 지수 변수신호들의 부분 집합들 사이에서의 차에 근거하여 실제 감산 과정을 시작한다는 것이다.
본 발명에 의하면, 피연산수의 지수 변수들 사이의 차를 결정하기 위한 장치뿐 아니라, 피연산수의 지수변수의 부분 집합들 사이의 차를 결정하기 위한 장치를 포함하는 부동 소수점 수행 장치를 제공함으로써, 상술한 바와 같은 특징 및 기타의 특징들이 달성된다. 부분 집합들의 차를 결정하는 장치의 결과치는 피연산수의 지수 변수들 사이의 완전한 차를 결정하기에 앞서 제공된다. 부분 집합의 차는 피연산수의 단수(또는, 그 단수부분)들 사이의 차의 감산을 시작하는데 이용된다. 이러한 과정은, 피연산수의 변수의 완전한 차가 피연산수의 변수의 부분 집합의 차와 다를 경우에, 정확한 결과 단수가 피연산수의 단수들 중의 하나가 되도록[즉, 가영(可用)한 수치로 되도록] 선택된다.
이하, 첨부도면을 참조하면서 본 발명을 더욱 상세히 설명하면 다음과 같다.
제1도 및 제2도에는 상술한 바와 같은 기존의 관련 기술이 도시되어 있다.
제3도를 참조하면, 우선 2개의 피연산수의 지수의 변수에서의 차의 절대값 또는 DELTA(E)의 절대값이 1과 같거나 1보다 작은 경우(즉, 1미만이거나 1인 경우) 또는 1보다 큰 경우(즉, 기타의 모든 값인 경우), 즉 ABS[DELTA(E)]가 1과 같거나 1보다 작은 경우 또는 ABS[DELTA(E)]가 보다 큰 경우를 고찰함으로써, 실제 감산 연산을 가속화시킬 수 있다.
다음에, 제4도를 참조하여 ABS[DELTA(E)]가 1보다 큰 경우에 대해 상세히 설명하기로 한다. 제4도를 제2도와 비교하면, 지수의 변수에서의 차를 결정하는 단계는 각각의 경우에[즉, 단계(201)과 단계(401)에서]행해진다. 그러나, 2개중에서 큰 피연산수가 식별되었기 때문에, 단계(203) 및 단계(403)에서 행해지는 감산 연산에 의해서는 정(+)의 결과치가 얻어질 것임을 확신할 수 있고, 따라서 제4도에 도시한 방법에 있어서는 단계(204)에서와 같이 결과적인 피연산수를 부정(不定)하는 단계가 필요없게 된다. 피연산수들 사이의 차가 크기 때문에, 결과적인 피연산수에 대해서는 기껏해야 1비트 위치정도 이동시키게 될 정규화가 필요할 수 있다. 1비트 위치만큼 이동시키는 작업에 대해서는 별도의 단계가 필요하지 않으므로, 단계(404A)에서 선행 논리 "1" 신호를 검출하는 것과, 단계(404B)에서 정규화시키는 것과, 단계(404C)에서 반올림 연산하는 단계는 제2도에서와 같이 3차례의 시간을 소모하는 단계[즉, 단계(205, 206, 207)]이 아니라 단지 1개의 단계(404)인 것으로 생각될 수 있다.
이제 제5도를 참조하면, 제5도에는 ABS[DELTA(E)]≤1인 경우에 실제 감산 연산을 수행하는 시간을 단축시키기 위한(즉, 가속화시키기 위한) 기술이 도시되어 있다. 단계(501)에서는, 지수 변수들 사이의 차가 결정된다. 변수들 사이의 차가 작기 때문에, 단계(502)에서의 단수의 정렬은 감산 단계(503)을 행하기전에 별도의 단계를 필요로 하지 않고서도(또는, 단계의 진행중에) 수행될 수 있다. 부정 단계(504)는 필요하게 될 수도 있지만, 정규화 단계(506) 또는 반올림 단계(507)은 2개의 단계 모두가 필요한 것이 아니라 어느 하나의 단계만이 필요하게 된다. 이와 같이, 제5도의 과정은 부동 소수점 장치에 의해 7개의 주요한 단계를 5개의 주요한 단계로 감소시킬 수 있는 것이다.
이제 제6a도를 참조하면, 피연산수 지수 변수의(6개의) 최하위(最下位) 부분 집합들 사이의 차를 결정한 결과[TDELTA(E)]와, 이 결과[TDELTA(E)]로서 시작된 피연산수의 단수와 관련된 연산과, 정확한 DELTA(E)와, 최종 단수 결과가 도시되어 있다. 예컨대, TDELTA(E)=0일 경우에는, FRACTIONA-FRACTIONS(즉, FA-FS)를 결정하기 위한 연산이 시작된다. 계산 결과[DELTA(E)]는 3개의 값(즉, 0, ＞64 또는 =64, 및 ＜-64 또는 =-64)중의 단지 하나만을 취할 수 있다. DELTA(E)=0이면, 정확한 최종 단수는 FA-FB이다. DELTA(E)＞64 또는 =64이면, 정확한 최종 단수는 FA이며, DELTA(E)＜-64또는 =-64이면, 정확한 최종 단수 결과는 FB이다. FA와 FB는 가용적인 것으로서, 이들 결과를 얻기 위하여 계산을 행할 필요는 없다. 피연산수의 단수는 전형적으로(반드시 그러한 것은 아니지만) 단지 53개의 위치만을 포함하기 때문에, 64개 또는 그 이상의 위치를 이동시키면 관련된 피연산수 단수를 0으로 감소시키므로, 상기 피연산수 단수들은 정확한 것이다.
이와 마찬가지로, TDELTA(E)=1이면, 최종 단수 결과(FA-FB/2)의 계산이 시작된다. 이러한 최종 단수 결과가 DELTA(E)의 계산에 근거하여 정확하지 않을 경우, 정확한 최종 단수 결과는 FA이거나 FB일 것이다. TDELTA(E)=-1이면, 최종 단수(FB-FA/2)의 계산이 시작된다. 이 단수가 부정확하면, 정확한 최종 단수 결과는 제6a도에 도시된 바와 같이 FA이거나 FB일 것이다. TDELTA(E)가 0, 1, -1 이외의 값을 취할 경우, 제6a도에는 이에 대한 정확한 최종 단수 결과가 "기타"의 항에 DELTA(E)의 함수로서 기재되어 있다. 최종 단수 결과의 계산을 가속화시키기 위해서는 여러가지의 방법이 이용될 수 있는데, 그중에서 바람직한 실시예의 방법이 제6b도에 도시되어 있다. 이 방법에서는 차[T7DELTA(E)]가 계산되는데, 이것은 피연산수의 지수 변수의 7개의 최하위 비트 신호들 사이의 차이다. TDELTA(E)＞1 및 ＜62 또는 =62이고, T7DELTA(E)＞1 및 62 또는 =62이면, 최종 단수 [FA-FB/2T7DELTA(E)]의 계산이 시작된다. 이 값은 DELTA(E)＞1 및 ＜62 또는 =62의 경우에 정확하게 된다. 기타의 경우에는 DELTA(E)＞129일때에 FA가 사용되며, DELTA(E)＜-66 또는 =-66이면 FB가 사용된다. TDELTA(E)＞1 및 ＜62 또는 =62이고 T7DELTA(E)＞66 또는 =66 및 ＜127이면, 최종 단수 결과[FB-FA/2-T7DELTA(E)]에 대한 계산이 시작된다. 최종 단수 결과는 DELTAT(E)＞-62 또는 =-62 및 ＜-1의 경우에 정확하게 된다. 기타의 경우에는, DELTA(E)＞66 또는 =66일때에 최종 단수 결과는 FA로 되며, DELTA(E)＜-129이면 FB로 된다.
이제 제7도를 참조하면, 제6a도 및 제6b도의 과정을 실시하기 위한 장치가 도시되어 있다. 피연산수의 지수 변수(EA)의 7개의 최하위 비트(7LSB)와 피연산수의 지수 변수(EB)의 7개의 최하위 비트는(7비트) 감산 장치(76')에 가하여진다. 6개의 최하위 비트의 차[즉, TDELTA(E)]는 검출 논리 장치(72)에 가하여지며, EA와 EB사이의 7개의 최하위 비트의 차[즉, T7DELTA(E)]는 이동 및 선택 논리 장치(74)에 가하여진다. 이 이동 및 선택 논리 장치(74)에는, 피연산수의 단수[FA및 FB) 및 검출 논리 장치(72)로부터의 제어 신호도 역시 인가된다. 검출 논리 장치(72)는 TDELTA(E)에 근거하여, 제6a도에 도시된, 1, -1, 0 및 "기타"과정중에서의 결정을 행할 수 있다. 이동 및 선택 논리 장치(74)는 T7DELTA(E)에 근거하여, 제6b도에서 설명된 과정들을 선택한다. 이동 및 선택 논리 장치(74)로부터의 출력 신호(XA및 XB)는 제6b도의 최종 단수열내의 개별적인 값들, 즉 TDELTA(E)＞1 및 ＜62 또는 =62인 경우와 T7DELTA(E)＞-l인 경우에서 결정되었던 값들이다. 이동 및 선택 논리 장치(74)로부터의 출력 신호(XA및 XB)는 감산 장치(75)에 가하여진다. 선택 논리 장치(73)은 피연산수의 단수 신호(FA및 FB) 및 검출 논리 장치(72)로부터의 제어신호를 수신한다. 선택 논리 장치(73)은 제6a도의 최종 단수 결과 열내에 도시된 최종 단수 결과의 계산의 성분들을 결정한다.
선택 논리 장치(73)의 출력 신호(XA및 XB)는 감산 장치(75)에 가하여진다. 검출 논리 장치(72)로부터의 제어 신호는 선택 논리 장치(73)으로부터의 출력 신호 또는 이동 및 선택 논리 장치(74)로부터의 출력신호가 감산 장치(75)에 가하여지는가의 여부를 결정한다. 감산 장치(75)의 연산 결과(Y)는 피연산수의 단수(FA및 FB)와 함께 선택 논리 장치(77)에 가하여진다. 피연산수의 지수 변수(EA및 EB)는 (11비트) 감산 장치(76)에 가하여지며, 이 감산 장치(76)은 DELTA(E)를 계산한다. 감산 장치(76)으로부터의 출력 신호[즉, DELTA(E)]는 검출 논리 장치(78)에 가하여진다. 검출 논리 장치(78)은 DELTA(E)에 근거하여, 피연산수의 단수(FA및 FB) 또는 감산 장치(75)의 출력 신호를 최종 단수 결과(Z)로서 선택한다. 바람직한 실시예에 있어서, 감산 장치(76 및 76')는 장치의 동일한 소자내에서 실시되며, 6개의 최하위 신호 및 7개의 최하위 신호는 완전한 11비트 차가 결정되기 전에 이용된다.
이하, 바람직한 실시예의 동작에 관해 설명한다.
실제 감산 연산이 수행될 경우, 지수 변수 사이의 차값은 피연산수의 단수를 포함하는 연산을 규정하는데 필요하다. 본 발명에 의하면, 피연산수의 지수 변수의 신호 위치들의 부분 집합들 사이의 차를 계산함으로써, 실제 감산 연산을 가속화시킬 수 있다. 피연산수의 지수 변수의 부분 집합의 차에 근거하면, 완전한 피연산수의 지수 변수 사이의 차를 계산하는 동안에 피연산수의 단수(또는, 그 단수부분)들에서의 차가 결정된다. 부분 집합은 완전한 차가 결정되고 현재의 과정이 부정확한 과정인 것으로 결정되었을 경우에, 정확한 결과적인 단수가 이용될 수 있도록 선택된다. 이와 같은 사릴은, 부분집합내에 있지 않은 임의의 피연산수의 변수 위치로 표시되는 양만큼 피연산수의 단수를 이동시켰을때에, 이와 같이 이동된 피연산수 단수의 값이 0으로 됨으로써 달성된다. 따라서, 이동되지 아니한 피연산수 단수만이 잔류하여서 최종 결과 단수로 되는 것이다. 피연산수 변수의 부분 집합의 차는 연산(감산)이 수행되어야만 하는 피연산수 단수의 유일한 조합을 확인할 수 있다. 계산을 필요로 하는 이 연산은 완전한 피연산수 변수 사이의 차를 결정하기에 앞서 시작된다. 그러므로, 완전한 피연산수 변수 사이의 차를 얻을 수 있을 때에는, 최종 단수 결과(계산을 필요로 할 경우)는 적어도 진행중일 것이며, 따라서 계산이 가속화된다. 다른 가능한 최종 단수 결과는 피연산수의 단수들이며, 이들은 완전한 피연산수의 지수 변수들 사이의 차에 근거하여 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시예의 동작에 관하여 설명하였으나, 본 발명은 이에 국한되는 것은 아니다. 본 발명의 범위는 다음의 특허청구의 범위에 의하여서만 제한될 수 있는 것이다.
상술한 설명으로부터, 당업자들은 본 발명의 원리 및 범위를 벗어남이 없이도 여러가지의 변형예를 이루어낼 수 있을 것이다.

Claims (17)

  1. 부동 소수점 가산 및 감산 연산을 행하기 위한 장치에 있어서, 부동 소수점의 실제 가산을 행하기 위한 가산 수단, 및 초기 피연산수의 지수 변수 신호에 응답하여 정확한 최종 단수 신호들을 식별하기 위한 제1감산 수단(76), 상기 초기 피연산수의 지수 변수 신호의 부분 집합에 응답하여 가능한 최종 단수 신호들을 식별하기 위한 제2감산 수단(76'), 상기 제2감산 수단 및 상기 초기 피연산수 단수 신호들에 응답하여 최대의 가능한 최종 단수 신호들을 제공하기 위한 제3감산 수단(75), 및 상기 제1감산 수단에 응답하여 상기 최대의 가능한 최종 단수 신호들 및 상기 초기 피연산수 단수 신호들로부터 상기 정확한 최종 단수신호들을 선택하기 위한 선택 수단(77)을 포함하는 부동 소수점의 실제 감산을 행하기 위한 감산 수단으로 구성되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 제3감산 수단이, 결합된 피연산수 단수를 2개의 초기 피연산수 단수 신호들로부터 제공하기 위한 결합 수단(75)를 갖고 있고, 상기 제1초기 피연산수 단수 신호들이 상기 결합 수단에 결합되기 전에 상기 제2감산 수단에 의해 결정된 양만큼 이동되는 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  3. 제2항에 있어서, 상기 제2감산 수단이 상기 제1감산 수단의 일부분인 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  4. 제3항에 있어서, 상기 피연산수 지수 변수 신호의 부분 집합이 피연산수 단수를 나타내는 위치들의 갯수보다 큰 수치량을 저장할 수 있는 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  5. 제1항에 있어서, 상기 제1 및 상기 제2감산 수단이 병렬로 동작하도록 되어 있는 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  6. 제1항에 있어서, 상기 제2 및 상기 제3감산 수단(76', 75)가 상기 제1감산 수단(76)의 동작과 병렬로 계산됨을 필요로 하는 상기 가능한 최종 단수 신호들을 결정하는 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  7. 제1항에 있어서, 피연산수 단수의 부호에 응답하여 실제 가산 및 실제 감산 연산중의 하나를 선택하기 위한 연산 수단(73)을 포함하는 것을 특징으로 하는 부동 소수점 가산 및 감산 연산을 행하기 위한 장치.
  8. 부동 소수점 피연산수에 대해 실제 감산 연산을 행하기 위한 방법에 있어서, 2개의 피연산수 단수들을 어떻게 결합시킬 것인가를 결정하는 제1차값을 2개의 피연산수의 지수 변수 신호 사이의 차로서 결정하는 단계(401, 501), 상기 2개의 피연산수 단수들의 가능한 결합을 정의하는 제2차값을 상기 2개의 피연산수의 지수 신호의 부분 집합의 차로서 결정하는 단계(402, 502), 및 상기 가능한 피연산수의 결합과 상기 피연산수 단수들 중 하나로부터 정확한 최종 단수 결과를 선택하는 단계(404-404C, 506, 507)로 구성되는 것을 특징으로 하는 실제 감산 연산을 행하기 위한 방법.
  9. 제8항에 있어서, 상기 제1차값을 결정하는 상기 단계와 병렬로, 상기 가능한 피연산수 결합의 계산을 시작하는 단계(404)를 포함하는 것을 특징으로 하는 실제 감산 연산을 행하기 위한 방법.
  10. 제8항에 있어서, 피연산수 단수의 비트 위치의 갯수보다 큰 수치량을 나타내는 다수의 최하위 비트의 상기 피연산수 지수 변수의 부분 집합을 선택하는 단계를 포함하는 것을 특징으로 하는 실제 감산 연산을 행하기 위한 방법.
  11. 제8항에 있어서, 상기 선택 단계를 상기 제1차값에 의해 제어하는 단계(404A)를 포함하는 것을 특징으로 하는 실제 감산 연산을 행하기 위한 방법.
  12. 제8항에 있어서, 상기 제2차값을 이용하여 상기 피연산수 단수들의 이동을 제어하는 단계(502), 및 상기 피연산수들을 감산 회로에 가하여 주는 단계(503)을 포함하는 것을 특징으로 하는 실제 감산 연산을 행하기 위한 방법.
  13. 부동 소수점 피연산수들에 대해 실제 감산 연산을 실시하기 위한 장치에 있어서, 피연산수 지수 변수 신호들 사이의 제1차값을 결정하기 위한 제1감산 수단(76), 상기 피연산수 지수 변수 신호들의 선택된 부분집합 사이의 제2차값을 결정하기 위한 제2감산 수단(76'), 상기 제2차값에 응답하여, 가해진 피연산수 단수들 사이의 제3차값을 결정하기 위한 제3감산 수단(75), 및 상기 제3차값과 상기 피연산수 단수들중의 하나를 선택하기 위한 선택 수단(77)로 구성되는 것을 특징으로 하는 실제 감산 연산을 실시하기 위한장치.
  14. 제13항에 있어서, 이동 수단(74)를 포함하여, 상기 제3감산 수단(75)에 가해진 상기 피연산수 단수들이 상기 제2차값에 의해 결정된 양만큼 상기 이동 수단에 의해 이동되는 것을 특징으로 하는 실제 감산 연산을 실시하기 위한 장치.
  15. 제14항에 있어서, 상기 선택 수단이 상기 제1차값(신호 SEL Y, SEL FA, SEL FB)에 응답하는 것을 특징으로 하는 실제 감산 연산을 실시하기 위한 장치.
  16. 제15항에 있어서, 상기 부분 집합은 상기 피연산수 지수 변수의 다수의 최하위 신호(6LSB)를 포함하고, 상기 다수는 상기 피연산수 단수들의 비트 위치의 갯수보다 큰 수치량을 나타내기에 충분할 정도로 되어 있는 것을 특징으로 하는 실제 감산 연산을 실시하기 위한 장치.
  17. 제16항에 있어서, 상기 이동 수단(74)가 상기 피연산수 단수들을 0 및 1비트 위치만큼 이동시키기 위한 제1이동수단, 및 상기 피연산수 단수들을 1비트 위치보다 크게 이동시키기 위한 제2이동 수단을 포함하는 것을 특징으로 하는 실제 감산 연산을 실시하기 위한 장치.
KR1019880007418A 1987-06-19 1988-06-20 지수 변수차의 절대값의 근사법에 의해 부동 소수점의 실제 감산 과정을 가속화시키는 장치 및 방법 KR940002268B1 (ko)

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