KR930004329B1 - 실제적 감산과정을 가속화시킴에 의하여 이동소수점 가산 및 감산 연산을 가속화시키는 장치 및 방법 - Google Patents

실제적 감산과정을 가속화시킴에 의하여 이동소수점 가산 및 감산 연산을 가속화시키는 장치 및 방법 Download PDF

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Abstract

내용 없음.

Description

실제적 감산과정을 가속화시킴에 의하여 이동소수점 가산 및 감산 연산을 가속화시키는 장치 및 방법
제1도는 가산 및 감산 연산과 실제적 가산 및 실제적 감산 연산과의 관계를 나타내는 설명도.
제2도는 공지 기술에 따라서 실제적 감산연산을 행하는 단계들을 나타내는 설명도.
제3도는 실제적 감산연산을 가속화시키기 위하여 이 실제적 감산연산이 분할될 수 있는 2개의 과정을 나타내는 설명도.
제4도는 지수차수의 차이의 절대값이 1보다 클 경우의 실제적 감산연산의 단계들을 나타내는 설명도.
제5도는 지수차수의 차이의 절대값이 1과 같거나 1보다 작을 경우의 실제적 감산연산의 단계들은 나타내는 설명도.
제6도는 2개 지수차수에 대한 2개 최하위 비트의 모든 결합 및 이들 결합으로부터 발생되는 관련된 피연산함수 단수들에 대한 연산을 나타내는 도표.
제7도는 본 발명을 실시하는데 필요한 장치를 나타내는 다이어그램이다.
* 도면의 주요부분에 대한 부호의 설명
71 : 선택 논리장치 72 : 검출 논리장치
73 : 감산장치
본 발명은 데이터처리용 시스템에 관한 것으로서, 더욱 상세하게는 데이타처리용 시스템의 이동소수점(floating point) 연산을 수행하기 위한 장치에 관한 것이다.
데이타처리용 시스템에는, 이동소수점 형식으로 저장되어 있는 수치량을 조작할 수 있는 능력이 붕려되어 있는 것이 전형적이다. 이동소수점 형식에 있어서, 어떤 수치량은 단수값(fraction value)과 차수값(argument value)에 의해 표현된다. 차수값(次數値)은 밀수에 적용될 멱수(power)를 나타내는 것이며, 단수값(端數値)에 지수부를 곱하여주면 그 숫자를 나타내게 된다. 이동소수점 형식에 있어서의 주요한 특징은, 특별한 과정이나 약정이 없이도 데이타처리용 시스템내에서 넓은 범위의 숫자들을 조작할 수 있다는 것이다. 본 발명을 유리하게 이용할 수 있는 이동소수점 처리기는, 디지탈 테크닐컬 저어널(Digital Technical Journal) 제2권(1986년 3월) 24-36면에 수록된 비더맨(William R. Bidermann), 휘셔(Amnon Fisher), 리어리(Burton M. Leary), 심코우(Robert J. Simcoe) 및 휘일러(William R. Wheeler)의 논문 "마이크로 VAX 78132 이동소수점 칩(The MicroVAX 78132 Floating Point Chip)"에 기재되어 있다.
이동소수점 형식에 있어서는, 이러한 데이타 형식에 따른 가산 및 감산 연산이 표준적인 데이타 형식에 따른 동일한 연산에 비하여 더욱 복잡할 뿐만 아니라 시간도 더욱 많이 소요된다고 하는 결점이 있다. 이와 같이 복잡하게 되는 원인은, 감산 혹은 가산을 실시하기 전에 차수가 동일해지도록 단수들을 정렬시키고 나서, 그 결과를 정규화[즉, 결과치의 단수를 그 최상위(最上位)에 논리 "1"이 저장될 때가지 계속 이동시키는 것]시킨 후에 지수의 차수를 이에 따라 조정할 필요성 때문이다.
제1도에는, 가산 및 감산 연산이 실제적 가산 및 실제적 감산 연산에 관련하여 정의되어 있는데, 이들은 관련된 연산의 순서를 더욱 명확하게 나타내고 있다. 가산 및 감산 연산(101)은, 실제적 가산연산(102)과 실제적 감산연산(103)으로 나뉘어진다. 실제적 가산연산(102)에는, 부호가 동일한 피연산함수들을 가산하는 연산과, 부호가 상이한 피연산함수들을 감산하는 연산이 포함된다. 실제적 감산연산(103)에는, 부호가 상이한 피연산함수들을 가산하는 연산과, 부호가 동일한 피연산함수들을 감산하는 연산이 포함된다.
제2도에는, 공지된 관련 기수에 따라서 실제적 감산 연산을 행하는 단계들이 도시되어 있다. 단계(201)에서는, 지수의 차이를 결정한다. 지수의 차이에 근거하여서, 2개중의 작은 피연산함수를 나타내는 논리신호가 이동함으로써 2개 피연산함수를 나타내는 지수의 치수가 동일하게 되도록(즉, 피연산함수의 단수가 정렬되도록)하여준다. 그후, 정렬된 수치량을 감산한다. 만약 결과치가 부(-)의 값이면, 2개 수치의 보수(補數)를 계산하여야만 한다[즉, 감수(減數)가 피감수(被減數) 보다 큰 것이다]. 0이 아닌 최상위[즉, 최선(最先)의 논리 "1"신호]를 결정한 다음, 이러한 최상위 위치에 근거하여서 결과치 피연산함수를 정규화하고, 최선의 논리 "1"신호를 최상위로 이동시키고, 지수의 차를 이에 따라 조정한다. 이동소수점 연산에 익숙한 사람들에게 명백한 바와 같이, 제2도에 도시된 실제적 감산연산의 7개의 단계를 행하기 위하여서는 비교적 긴 시간이 필요하게 된다.
따라서, 실제적 감산연산을 가속화시키기 위한 방법 및 이에 관련된 장치를 개발할 필요성이 계속 존재하여 왔다.
본 발명의 목적은 개량된 데이타처리용 시스템을 제공하려는 것이다.
본 발명의 특징은 이동소수점 연산을 수행하기 위한 개량된 장치가 제공된다는 것이다.
본 발명의 또다른 특징은 이동소수점 처리기내에서의 실제적 감산연산을 가속화시키기 위한 기술이 제공된다는 것이다.
본 발명의 더욱 특수한 특징은 피연산함수 지수차수들의 2개 최하위비트 신호들에 근거하여서 실제적 감산연산을 제어하기 위한 선택회로가 제공된다는 것이다.
본 발명에 의하면, 피연산함수 지수차수의 차이의 절대값이 1보다 클 때에 실제적 감산연산을 비교적 신속하게 행할 수 있는 이동소수점 연산장치가 제공됨에 의하여, 상술한 바와 같은 특징 및 기타의 특징들이 제공된다. 이 차이가 1보다 작거나 1과 같은 경우에는, 비교적 긴 과정이 이용된다. 실제적 감산연산을 촉진시키기 위하여, 피연산함수 지수차수의 차이를 결정하기에 앞서 상술한 긴 과정을 시작한다. 2개 피연산함수의 지수차수의 2개 최하위(最下位)위치를 비교하기 위한 장치에 의하면, 정확한 피연산함수를 긴 과정에서 사용할 수 있다. 이와 같은 긴 과정을 계속하면, 결국에는 2개 지수차수 사이의 정확한 차이가 결정된다. 그후, 이와 같은 정확한 피연산함수 지수차수의 차이에 근거하여 볼 때에 현재 수행되고 있는 과정이 정확한 과정이라면, 현재 수행되고 있는 과정을 계속진행시킨다. 반대의 경우에는, 현재 진행되고 있는 과정을 정확한 과정으로 대체한다.
이하, 첨부도면을 참조하면서 본 발명을 더욱 상세히 설명하면 다음과 같다.
제1도 및 제2도에 관하여서는, 기존 관련 기술을 설명하면서 상술한 바와 같다.
제3도를 참조하면, 우선 2개 피연산함수의 지수의 차수에서의 차이의 절대값[즉, DELTA(E)의 절대값]이 1 이하인 경우(즉, 0 혹은 14인 경우)와 1보다 큰 경우(즉, 기타의 모든 값인 경우)를 고찰함으로써, 실제적 감산연산을 가속화시킬 수 있다.
다음에, 제4도를 참조하면서 절대값[DELTA(E)]〉1인 경우를 상세히 설명하기로 한다. 제4도를 제2도와 비교하면, 지수의 차수에서의 차이를 결정하는 단계는 2개의 경우 모두에서(즉, 단계(201)와 단계(401)에서]행하여진다. 단계(402)에서는, 단계(202)에서와 비교하여서, 정렬작업에 있어서 비교적 큰 이동장치가 필요하다. 그러나, 2개중에서 큰 피연산함수가 확정되었기 때문에, 단계(203) 및 단계(403)에서 행하여지는 감산연산에 의하여서는 정(+)의 결과치가 얻어질 것임을 확신할 수 있고, 따라서 제4도에 도시된 방법에 있어서는 단계(204)에서와 같이 결과적인 피연산함수를 부정(否定)하는 단계가 필요없게 된다. 피연산함수들의 차이의 크기 때문에, 결과적인 피연산함수에 대하여서는 기껏해야 1개 위치정도 이동시키게 될 정규화가 필요할 수 있다. 1개 위치만큼 이동시키는 작업에 대해서는 별도의 단계가 필요하지 않으며, 단계(404A)에서 최선의 논리 "1"신호를 검출하는 것과, 단계(404B)에서 정구화시키는 것과, 단계(404C)에서 정리하는 것은 제2도에서와 같이 3차례의 시간을 소모하는 단계[즉, 단계(205),(206),(207)]가 아니라 단지 1개의 단계(404)인 것으로 생각될 수 있다.
이제 제5도를 참조하면, 제5도에 절대값[DELTA(E)]≤1인 경우에 실제적 감산연산을 수행하는 시간을 단축시키기 위한(즉, 가속화시키기 위한) 기술이 도시되어 있다. 단계(501)에서는, 지수치수에서의 치아가 결정된다. 차수의 차이가 작기 때문에, 단계(502)에서의 단수의 정렬은 감산단계(503)를 행하기 전에 별도의 단계를 필요로 하지 않고서도(혹은, 단계의 진행중에) 수행될 수 있다. 부정단계(504)는 필요하게 될 수도 있지만, 정규화단계(506) 또는 정리단계(507)는 2개 모두가 필요한 것이 아니라 어느 하나의 단계만이 필요하게 된다. 이와 같이, 제5도의 과정은 이동소수점 장치에 의한 7개의 주요한 단계를 5개의 주요한 단계로 감소시킬 수 있는 것이다.
제4도와 제5도에서의 과정들을 비교하면, 절대값[DELTA(E)]≤1일 경우의 실제적 감산연산은 5개의 주요한 단계들을 갖게 되고, 절대값[DELTA(E)]≤1일 경우의 과정은 단지 4개의 주요한 단계들을 갖게 된다. 5개의 주요한 단계들을 수행하기 위한 시간을 감소시키기 위하여서는, 다음과 같은 과정이 이용될 수 있다. 즉, 절대값[DELTA(E)]≤1이라고 가정하면, 이 과정은 지수차수에서의 차이를 결정하는 단계와 병렬로 시작될 수 있다. 이와 같이, 비교적 긴 과정을 기준이 설정되기 전에 시작하는 것이다. 기준이 설정되면, 이미 진행되어 오고 있던 비교적 긴 과정을 계속한다. 그렇지 않은 경우에는, 비교적 짧은 과정을 시작하는 것이다. 그러나, 제5도에 도시된 바와 같이, 정렬단계(502)는 지수의 차수에서의 차이를 결과에 따라서 3가지의 실시형태를 가질 수 있다. 가속화된 실제적 감산을 이용하기 위하여서는, 상기의 3가지 배열과 정중의 어느 것을 이용할 것인가를 결정하기 위한 촉진과정을 개발하여야만 한다.
본 발명에서는, 지수차수의 단지 2개의 최하위(LSB)를 검사함으로써 상술한 바와 같은 결정을 제공한다. 제6도에는, 각각의 차수의 2개 최하위에 대한 모든 가능한 결합이 예시적으로 나타나 있다. 1, 6, 11, 16번의 예에 나타난 지수에 대해서는 절대값[DELTA(E)]=0이다. 이들 경우에 있어서, 제5도의 단계(503)에서 수행되는 연산은 피연산 함수의 단수A-단수B(즉, FA-FB)이다. 2, 7, 12, 13번의 예에서는 [DELTA(E)]=-1인데, 이것은 제5도의 단계(503)에서 수행되는 연산이 FB-FA/2로 되도록 FA를 우측으로 1개 위치만큼 이동시켜야 함을 나타낸다. 제6도의 4, 5, 10, 15번의 예에서는 [DELTA(E)]=1이다. 이 값에 다른 결과로서 수행되는 연산은 정렬단계(502)에서 F…를 이동시키고 단계(503)에서 FA-FB/2의 연산을 행하는 것이다. 마지막으로, 3, 8, 9, 14번이 예에서와 같이 지수의 차수의 위치가 절대값[DELTA(E)]〉1이 되도록 하는 값을 가질 경우에는, 제4도에 도시된 과정이 정확한 과정인 것이므로 단지 4개의 주요한 단계만을 갖게 된다.
제7도에는, 절대값[DELTA(E)]≤1일 경우에 실제적 감산연산을 가속화시키는데 필요한 장치가 도시되어 있다. 지수차수 EA의 2개 최하위비트(2LBS)와 지수차수 EB의 2개 최하위비트(2LBS)는 검출 논리장치(72)에 가하여진다. 검출 논리장치(72)는, 제6도에 의해 결정된 바와 같이 2개 피연산함수에 대해 수행될 적절한 연산을 선택한다. 선택논리장치(71)에 가하여진 FA및 FB신호그룹은 적절한 경우에는 이동된 다음, 검출논리장치(72)의 출력신호에 의하여 결정된 바와 같이 감산장치(73)의 입력단자에 가하여진다(도면에서 XA=FA혹은 XA=FA/2이며, XB=FB혹은 XB=FB/2이다).
이하, 본 발명의 바람직한 실시예의 작동에 대해 설명하기로 한다.
본 발명에서는 2개 과정중의 어느 것이 적절한 것인가를 결정함으로써 실제적 감산과정을 가속화시킨다. 또한, 본 발명에는 2개 과정중의 어느 것이 정확한 것인가를 결정하는 것과 병렬로 2개 과정중의 긴 과정의 수행을 시작할 수 있도록 하는 장치가 부가되어 있다. 2개 과정중의 긴 과정이 정확한 것이라면, 이미 시작되었던 긴 과정을 계속하여 수행한다. 상기의 부가적인 장치에 의하면, 긴 과정을 실시하는 3개의 가능한 경로를 신속하게 선택할 수 있다. 상기의 부가적인 장치는, 2개 피연산함수 지수차수들의 2개 최하위 비트를 비교한 결과에 근거하여서, 긴 과정(제5도의 과정)에서 사용되는 피연산함수 단수들을 제어한다. 2개 과정중의 짧은 과정이 정확한 것이라면, 긴 과정의 수행을 중단하고 짧은 과정의 수행을 시작한다. 이러한 본 발명에 있어서는 발명을 실시하기 위한 부가적인 기기를 최소화할 수 있으면서도, 한편으로는 최악의 경우에 있어서도 수행시간을 단축시킬 수 있게 된다. 본 발명은 예컨대 IEEE P754 표준형을 비롯한 각종의 이동소수점 수행과정에 적용될 수 있다. 바람직한 실시예에 있어서, 이동소수점 수행장치는 마이크로프로세서의 제어하에서 작동된다.
이상에서는 본 발명의 바람직한 실시예의 작동에 관하여 설명하였으나, 본 발명이 이에 국한되는 것은 아니다. 본 발명의 범위는 다음의 특허청구의 범위에 의하여서만 제한될 수 있는 것이다. 상술한 설명으로부터, 당업자들은 본 발명의 원리 및 범위를 벗어남이 없이도 여러가지의 변형예를 이루어낼 수 있을 것이다.

Claims (20)

  1. 이동소수점 형식의 2개 피연산함수를 포함하는 실제적 가산연산을 행하기 위한 가산수단, 및 이동소수점 형식의 2개 피연산함수를 포함하는 실제적 감산연산을 행하기 위한 감산수단을 포함하는 이동 소수점 수행 장치에 있어서, 상기 감산수단이, 상기 이동 소수점 피연산 함수의 지수 차수들 사이의 차이를 결정하기 위한 차이 수단, 상기 피연산 함수의 단수를 경렬하기 위해 상기 차이 수단에 응답하는 차수 수단, 상기 2개 피연산함수의 2개 최하위 비트의 지수차수(exponent argument)들 사이의 차이의 절대값이 1보다 작거나 같을 경우에 상기 정렬 장치에 관련하여 제1감산 과정을 수행하기 위한 감산 장치, 및 상기 결과 피연산 함수가 상기 제1감산 과정동안 0보다 작을 경우에 상기 감산 장치로부터의 결과 피연산 함수를 부정하기 위한 부정수단을 포함하고, 상기 감산 장치가 상기 2개 피연산함수의 지수차수들 사이의 차이의 절대값이 1보다 클 경우에 상기 정렬 수단에 관련하여 제2감산 과정을 수행하는 것을 특징으로 하는 이동 소수점 수행 장치.
  2. 제1항에 있어서, 상기 제1감산 과정이 상기 제2감산 과정보다 길고, 상기 감산장치 및 정렬 수단이, 상기 차이 수단에 의해 상기 지수 차이의 상기 최하위 비트의 비교가 다수의 선택된 값들중 한 값을 제공한 후, 상기 지수차수들 사이의 차이값을 결정하기 전에 상기 제1감산 과정을 시작하는 것을 특징으로 하는 이동 소수점 수행 장치.
  3. 제2항에 있어서, 상기 제1감산 과정의 결과가 상기 지수차수의 차이의 절대값이 1보다 클 경우에 상기 제2감산 과정의 결과로 대체되는 것을 특징으로 하는 이동 소수점 수행 장치.
  4. 제3항에 있어서, 상기 정렬 수단이, 지수차수들 사이의 차이의 절대값이 1보다 클 경우에 선택된 피연산 함수의 단수들 다수의 위치로 이동시키기 위한 이동 장치를 포함하는 것을 특징으로 하는 이동 소수점 수행 장치.
  5. 제1항에 있어서, 상기 정렬 수단이 상기 제1과정의 수행중에 상기 피연산 함수의 단수를 이동시키기 위한 선택 가능 회로 경로를 포함하는 것을 특징으로 하는 이동 소수점 수행 장치.
  6. 제5항에 있어서, 상기 감산 수단이, 단수들 사이의 상기 차이의 상기 절대값이 1보다 작거나 같을 경우 결과 피연산 함수의 단수를 정렬하기 위한 제2정렬 수단을 포함하는 것을 특징으로 하는 이동 소수점 수행 장치.
  7. 제5항에 있어서, 상기 감산 수단이, 지수 차수들간의 차이의 상기 절대값이 1보다 작거나 같을 경우에 상기 감산 장치로부터 결과 피연산 함수의 단수를 정리하기 위한 정리 수단을 포함하는 것을 특징으로 하는 이동 소수점 수행 장치.
  8. 2개 피연산함수의 지수차수들 사이의 차이값을 결정하는 단계, 상기 피연산 함수의 지수 차수의 2개 최하위 비트들 사이의 차이가 제1범위내의 값일 경우에 제1과정으로 시작하는 단계, 및 지수 차수들 사이의 차이값이 1보다 큰 절대값일 경우 제1과정을 제2과정으로 대체하는 단계를 포함하고, 상기 제1 및 제2과정이, 제1피연산 함수의 단수가 제2피연산 함수의 단수에 감산되는 단 한개의 감산 장치내에서 행해진 감산 단계를 포함하는 것을 특징으로 하는 이동소수점 피연산함수의 실제적 감산연산을 수행하는 방법.
  9. 제8항에 있어서, 상기 제1과정이, 상기 감산 다계로부터 발생하는 피연산 함수의 단수가 부의 값인 경우의 부정 단계를 포함하는 것을 특징으로 하는 이동소수점 피연산함수의 실제적 감산연산을 수행하는 방법.
  10. 제8항에 있어서, 상기 시작 단계가 관련된 피연산 함수의 차수의 2개 최하위 비츠들 사이의 상기 차이에 의해 피감수 피연산 함수 및 감수 피연산 함수를 확정하는 단계를 포함하는 것을 특징으로 하는 이동소수점 피연산함수의 실제적 감산연산을 수행하는 방법.
  11. 제10항에 있어서, 상기 시작 단게가 제어가능 회로 경로를 사용하여 상기 관련된 피연산 함수의 단수를 최상위 1비트 위치로 이동시킴으로써 상기 감수 피연산 함수를 상기 피감수 피연산 함수로 정렬하는 것을 포함하는 것을 특징으로 하는 이동소수점 피연산함수의 실제적 감산연산을 수행하는 방법.
  12. 제11항에 있어서, 대체 단계가, 지수 차수의 상기 차이에 의해 피감수 피연산 함수 및 감수 피연산함수를 확정하는 단계, 및 상기 감수 피연산 함수의 단수를 지수 차수의 상기 차이에 의해 결정된 다수의 비트 위치로 이동시킴으로써 피감수 파연산 함수의 단수로 감수 피연산 함수의 단수를 정렬하는 단계를 포함하는 것을 특징으로 하는 이동소수점 피연산함수의 실제적 감산연산을 수행하는 방법.
  13. 실제적 가산연산을 행하기 위한 가산수단, 및 실제적 감산연산을 행하기 위한 감산수단을 포함하는 이동 소수점 가산 또는 감산 연산을 행하기 위한 장치에 있어서, 상기 감산수단이, 피연산함수 지수 차수들 사이의 차이값을 결정하기 위한 차이수단, 상기 차이에 의해 결정된 감수 피연산 함수를 다수의 비트 위치로 이동시킴으로써 결정된 피연산 함수의 단수를 정렬하기 위한 정렬 수단, 및 상기 감수 단수를 상기 피감수 단수에서 감산하기 위한 감산 장치를 포함하고, 상기 정렬 수단 및 상기 감수 장치가, 상기 피연산 지수단수의 2개 최하위 비트 위치들 사이의 차이에 의해 결정되는 제1과정을 시작하고, 제2과정이, 상기 피연산 함수의 지수 단수들 사이의 상기 차이가 1보다 큰 절대값을 갖고 있는 경우에 상기 정렬 수단 및 상기 감산 장치의 상기 제1과정으로 대체되며, 상기 차이가 피연산 함수 감수 단수 및 피연산 함수 피감수 단수를 결정하고, 상기 감수 단수가 상기 정렬 수단에 의해 이동되는 다수의 비트 위치를 결정하는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  14. 제13항에 있어서, 상기 감산 수단이 상기 제1과정중에 상기 감산 장치로부터의 결과 피연산 함수의 단수를 정규화하기 위한 정규화 수단을 포함하는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  15. 제14항에 있어서, 상기 감산 수단이 상기 제1과정 결과 단수를 정리하기 위한 수단을 포함하고, 각각의 제1과정 결과 단수가 상기 정규화 수단 및 상기 정리 수단들 중 한 수단에 의해 처리되는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  16. 제15항에 있어서, 상기 제2과정의 결과 단수가 선행 논리부의 한 신호에 의해 제어된 회로 경로에 의해 정규화되는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  17. 제16항에 있어서, 상기 정렬 수단이 상기 제1과정 감수 단수를 이동시키기 위한 회로 경로를 포함하는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  18. 제17항에 있어서, 상기 감산 수단이 상기 제2과정 감수 단수를 다수의 위치에 정렬시키기 위한 이동장치를 포함하는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  19. 제13항에 있어서, 상기 제1과정에는 5개의 주요한 단계를 포함하고, 상기 제2과정에는 4개의 주요한 단계가 포함하는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
  20. 제13항에 있어서, 상기 제1 및 제2과정이 마이크로프로세서의 제어하에서 작동되는 것을 특징으로 하는 이동소수점 가산 혹은 감산연산을 수행하는 장치.
KR1019880007417A 1987-06-19 1988-06-20 실제적 감산과정을 가속화시킴에 의하여 이동소수점 가산 및 감산 연산을 가속화시키는 장치 및 방법 KR930004329B1 (ko)

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