JPH01321516A - 有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法 - Google Patents
有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法Info
- Publication number
- JPH01321516A JPH01321516A JP63152089A JP15208988A JPH01321516A JP H01321516 A JPH01321516 A JP H01321516A JP 63152089 A JP63152089 A JP 63152089A JP 15208988 A JP15208988 A JP 15208988A JP H01321516 A JPH01321516 A JP H01321516A
- Authority
- JP
- Japan
- Prior art keywords
- subtraction
- floating point
- difference
- procedure
- operands
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 230000000977 initiatory effect Effects 0.000 claims 2
- 241000258241 Mantis Species 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010606 normalization Methods 0.000 description 3
- 101000760663 Hololena curta Mu-agatoxin-Hc1a Proteins 0.000 description 2
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
- G06F2207/5442—Absolute difference
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
関連米国特許出願
下記の米国特許出願が、本発明に関連している。
５ｒｉｄｈａｒ Ｓａｍｕｄｒａｌａ＋Ｖ１ｃｔｏｒ
Ｐｅｎｇ及びＮａｃｈｕｍ Ｍｏ５ｈｅ Ｇａ
ｖｒｌｅｌｏｖによって発明され、本出願の譲受人に譲
渡された１９８６年６月２７日出願、出願番号第０６／
８７９゜３３７号の「浮動小数点の演算を実行するなめ
の装置と方法」。
Ｐｅｎｇ及びＮａｃｈｕｍ Ｍｏ５ｈｅ Ｇａ
ｖｒｌｅｌｏｖによって発明され、本出願の譲受人に譲
渡された１９８６年６月２７日出願、出願番号第０６／
８７９゜３３７号の「浮動小数点の演算を実行するなめ
の装置と方法」。
Ｐａｕｌ Ｅｄｗａｒｄ Ｇｒｏｎｏｗｓｋｉ、’
Ｖｉｃｔｏｒ Ｐｅｎｇ及びＮａｃｈｅｍ Ｍｏ５
ｈｅ ＧａｖｒｉｅＪｏｖによって発明され、本出願
の譲受人に譲渡された出願、出願番号第 号の 「指数部の冪数の差の絶対値の推定による有効減算手順
の加速のための装置と方法」。
Ｖｉｃｔｏｒ Ｐｅｎｇ及びＮａｃｈｅｍ Ｍｏ５
ｈｅ ＧａｖｒｉｅＪｏｖによって発明され、本出願
の譲受人に譲渡された出願、出願番号第 号の 「指数部の冪数の差の絶対値の推定による有効減算手順
の加速のための装置と方法」。
本発明は、−膜内にデータ処理システムに関し、更に詳
しくはデータ処理システムの浮動小数点の演算を実行す
るための装置に関する。
しくはデータ処理システムの浮動小数点の演算を実行す
るための装置に関する。
（従来技術）
データー処理システムには一晟的に浮動ケ数点のフォー
マットで記憶されている数値量を処理する能力が設けら
れている。浮動少数・ｊ− 点のフォーマットにおいて、数値量は仮数値と冪数値に
よって表される。冪数値は底が幕乗される冪数を表し、
一方仮数値は数の指数部に掛は合わせる数を表す、浮動
小数点の７オーマットの主要な利点は、極端な手順や規
則を設けることなくデーター処理システムにおいて処理
されることのできる数の範囲にある。ここに開示されて
いる発明を有利に使用することのできる浮動小数点プロ
セッサは、１９８６年３月号のディジタルテクニカルジ
ャーナル、Ｎｏ、２の頁２４−３６でＷｉｔｌｌａｍ
Ｒ，Ｂｉｄｅｒｍａｎｎ＋Ａｍｎｏｎ Ｆｉｓｈｅ
ｒ、Ｂｕｒｔｏｎ Ｍ、Ｌｅａｒｙ＋Ｒｏｂｅｒｔ
Ｊ、Ｓｉｍｃｏｅ及びＷｉｌｌｉａｍ Ｒ，Ｗｈｅ
ｅｌｅｒＧこよるｒＭｉｃｒｏＶＡＸ ７８１３２浮
動少ノｊ＼ 数点チッグ」で説明されている。
マットで記憶されている数値量を処理する能力が設けら
れている。浮動少数・ｊ− 点のフォーマットにおいて、数値量は仮数値と冪数値に
よって表される。冪数値は底が幕乗される冪数を表し、
一方仮数値は数の指数部に掛は合わせる数を表す、浮動
小数点の７オーマットの主要な利点は、極端な手順や規
則を設けることなくデーター処理システムにおいて処理
されることのできる数の範囲にある。ここに開示されて
いる発明を有利に使用することのできる浮動小数点プロ
セッサは、１９８６年３月号のディジタルテクニカルジ
ャーナル、Ｎｏ、２の頁２４−３６でＷｉｔｌｌａｍ
Ｒ，Ｂｉｄｅｒｍａｎｎ＋Ａｍｎｏｎ Ｆｉｓｈｅ
ｒ、Ｂｕｒｔｏｎ Ｍ、Ｌｅａｒｙ＋Ｒｏｂｅｒｔ
Ｊ、Ｓｉｍｃｏｅ及びＷｉｌｌｉａｍ Ｒ，Ｗｈｅ
ｅｌｅｒＧこよるｒＭｉｃｒｏＶＡＸ ７８１３２浮
動少ノｊ＼ 数点チッグ」で説明されている。
浮動小数点のフォーマットには、このデーＩト
タフオーマットにおける加減演算の実行が、標準の整数
データフォーマットにおける同じ演算よりも一層１１雑
でより長い時間がかかるという欠点がある。この複雑性
は、指数が同じになるように加算または減算の前に仮数
を一致させなければならず、従って潜在的に結果として
得られた量を正規化しなければならない、すなわち、論
理“１＃が最上位のビット位置に記憶され、指数の冪数
がこれに従って調整されるま で結果として得られな景の仮数部分をシフトしなければ
ならないことの結果である。
データフォーマットにおける同じ演算よりも一層１１雑
でより長い時間がかかるという欠点がある。この複雑性
は、指数が同じになるように加算または減算の前に仮数
を一致させなければならず、従って潜在的に結果として
得られた量を正規化しなければならない、すなわち、論
理“１＃が最上位のビット位置に記憶され、指数の冪数
がこれに従って調整されるま で結果として得られな景の仮数部分をシフトしなければ
ならないことの結果である。
さて第１図を参照して、加減演算は、関連する演算のシ
ーケンスを一層正確に識別する有効加算と有効減算の演
算によって定義される。加減演算１０１は有効加算演算
１０２と有効減算演算１０３にグループ分けされる。
ーケンスを一層正確に識別する有効加算と有効減算の演
算によって定義される。加減演算１０１は有効加算演算
１０２と有効減算演算１０３にグループ分けされる。
有効加算演算１０２は、同じ符号を有するオペランドを
加える演算と、異なった符号を有するオペランドを差し
引く演算を含んでいる。
加える演算と、異なった符号を有するオペランドを差し
引く演算を含んでいる。
有効減算演算１０３は、異なった符号を有するオペラン
ドの加算と、同じ符号を有するオペランドの減算を含ん
でいる。
ドの加算と、同じ符号を有するオペランドの減算を含ん
でいる。
次に第２図を９照して、関連技術に従って有効減算の演
算を実行するステップが示されている。ステップ２０１
において、指数部の相違が決定される。指数部の相違に
基づいて、より小さなオペランドを表す論理信号は、２
個のオペランドを表す指数部の冪数が同じになる、すな
わちオペランドの仮数が一致するまでシ フトされる。一致した量はそこで差し引かれる。もしそ
の結果得られる量が負であれば、２の補数が計算されな
ければならない、すなわち減数は被減数よりも大きかっ
た。最上位の非ゼロビット位置くすなわち、リーブイブ
ロジック”１”）の信号が決定され、このビット位置に
基づいてその結果得られた量のオペランドが正規化され
リーブイブロジック″１”の信号は最上位のビット位置
にシフトされ、指数部の冪数は、それに従ってｔＩｌ整
される。浮動ｆ数点繰作の実行に詳しい人々にとって明
らかであるように、第２図の有効減算の演算のための７
つのステップは、その実行のために比較的長い時間を必
要とする可能性がある。
算を実行するステップが示されている。ステップ２０１
において、指数部の相違が決定される。指数部の相違に
基づいて、より小さなオペランドを表す論理信号は、２
個のオペランドを表す指数部の冪数が同じになる、すな
わちオペランドの仮数が一致するまでシ フトされる。一致した量はそこで差し引かれる。もしそ
の結果得られる量が負であれば、２の補数が計算されな
ければならない、すなわち減数は被減数よりも大きかっ
た。最上位の非ゼロビット位置くすなわち、リーブイブ
ロジック”１”）の信号が決定され、このビット位置に
基づいてその結果得られた量のオペランドが正規化され
リーブイブロジック″１”の信号は最上位のビット位置
にシフトされ、指数部の冪数は、それに従ってｔＩｌ整
される。浮動ｆ数点繰作の実行に詳しい人々にとって明
らかであるように、第２図の有効減算の演算のための７
つのステップは、その実行のために比較的長い時間を必
要とする可能性がある。
従って、有効減算の演算を加速するための手順と関連装
置に対する必要性が痛感されている。
置に対する必要性が痛感されている。
（発明の特徴）
本発明の目的は、改善されたデータ処理システムを提供
することである。
することである。
するための改善された装置を提供することである。
本発明の他の特徴は、浮動−数点装置における有効減算
演算を加速するための方法を提供することである。
演算を加速するための方法を提供することである。
本発明の更に特有の特徴は、オペランドの指数部の冪数
の２個の最下位ビット信号に基づいて有効減算演算の動
作を制御するための。
の２個の最下位ビット信号に基づいて有効減算演算の動
作を制御するための。
選択回路を提供することである。
（発明の概要）
本発明によれば、上述及びその他の特徴は、浮動水数点
実行装置及びオペランドの指数部の冪数の間の差の絶対
値が１を超える場合に、有効減算演算を実行するための
比較的高速の手順を設けることによって達成される。こ
の差が１以上の場合は、より長い手順が使用される。有
効減算演算を迅速に行うためには、オペランドの指数部
の冪数の差の決定に売立ってこのより長い手順が開始さ
れる。２個のオペランドの指数部の冪数の２個の最下位
ビットの位置を比較する装置は、より長い手順において
正しいオペランドが使用されることを可能にする。この
長い手順は、２個の指数部の冪数の間の完全な差が決定
されるまで継続される。そこで、もし完全なオペランド
の指数部の冪数の差に基づいて、現在実行している手順
が正しい手順であれば、その実行されている手順を継続
することができる。もしそうでなければ、実行されてい
る手順は正しい手順に取り替えられる。
実行装置及びオペランドの指数部の冪数の間の差の絶対
値が１を超える場合に、有効減算演算を実行するための
比較的高速の手順を設けることによって達成される。こ
の差が１以上の場合は、より長い手順が使用される。有
効減算演算を迅速に行うためには、オペランドの指数部
の冪数の差の決定に売立ってこのより長い手順が開始さ
れる。２個のオペランドの指数部の冪数の２個の最下位
ビットの位置を比較する装置は、より長い手順において
正しいオペランドが使用されることを可能にする。この
長い手順は、２個の指数部の冪数の間の完全な差が決定
されるまで継続される。そこで、もし完全なオペランド
の指数部の冪数の差に基づいて、現在実行している手順
が正しい手順であれば、その実行されている手順を継続
することができる。もしそうでなければ、実行されてい
る手順は正しい手順に取り替えられる。
本発明のこれら及びその他の特徴は、図面と共に下記の
説明を読むことによって明らかとなる。
説明を読むことによって明らかとなる。
（好適な実施例の説明）
（１）図面の簡単な説明
第１図及び第２図は、関連技術を参照して説明されてい
る。
る。
第３図を参照して、有効減算演算は、２つのオペランド
の指数の軍数の差の絶対値、すなわちＤＥＬＴＡ （Ｅ
）の絶対値が≦１（すなわち０または１である）かまた
は〉１（すなわちこれ以外の全ての値である）、すなわ
ちＡＢＳ （ＤＥＬＴＡ （Ｅ））≦１またはＡＢＳ
（ＤＥＬＴＡ （Ｅ））＞１である状況を先ず考慮する
ことによって加速されることができる。
の指数の軍数の差の絶対値、すなわちＤＥＬＴＡ （Ｅ
）の絶対値が≦１（すなわち０または１である）かまた
は〉１（すなわちこれ以外の全ての値である）、すなわ
ちＡＢＳ （ＤＥＬＴＡ （Ｅ））≦１またはＡＢＳ
（ＤＥＬＴＡ （Ｅ））＞１である状況を先ず考慮する
ことによって加速されることができる。
次に第４図を参照して、ＡＢＳ （ＤＥＬＴＡ（Ｅ））
＞１である状況が更に詳細に検討される。第４ｒＸｉを
第２図と比較して、指数部の軍数の差の決定がステップ
２０１及びステップ４０１において各ケースについて実
行される。ステップ２０２と比較してステップ４０２に
おいて、一致のための演算は比較的大きなシフターを必
要とする。しかし、より大きなオペランドが識別される
ために、ステップ２０３及び４０３で実行される減算演
算は、第４図に示されるプロセスにおいて、結果として
得られるオペランドを無効にするためにステップ２０４
と等価のステップの必要性を無くして、正の結果として
得られる量がこの演算によって得られることを保証する
ために実行されることができる。オペランド間の量の差
のために、正規化が必要とする結果は、結果として得ら
れるオペランドのためのせいぜい１ビツトの位置のシフ
トである。１ビツトの位置のシフトは、別のステップを
必要とぜす、ステップ４０４Ａにおけるリーディングロ
ジック“１”の信号の検出、ステップ４０４Ｂにおける
正規化及びステップ４０４Ｃにおける四捨五入操作は、
第２図における３単位の時間を消費するステップ（すな
わちステップ２０５．２０６及び２０７）ではなく１単
位の時間を消費するステップ４０４であると考えること
ができる。
＞１である状況が更に詳細に検討される。第４ｒＸｉを
第２図と比較して、指数部の軍数の差の決定がステップ
２０１及びステップ４０１において各ケースについて実
行される。ステップ２０２と比較してステップ４０２に
おいて、一致のための演算は比較的大きなシフターを必
要とする。しかし、より大きなオペランドが識別される
ために、ステップ２０３及び４０３で実行される減算演
算は、第４図に示されるプロセスにおいて、結果として
得られるオペランドを無効にするためにステップ２０４
と等価のステップの必要性を無くして、正の結果として
得られる量がこの演算によって得られることを保証する
ために実行されることができる。オペランド間の量の差
のために、正規化が必要とする結果は、結果として得ら
れるオペランドのためのせいぜい１ビツトの位置のシフ
トである。１ビツトの位置のシフトは、別のステップを
必要とぜす、ステップ４０４Ａにおけるリーディングロ
ジック“１”の信号の検出、ステップ４０４Ｂにおける
正規化及びステップ４０４Ｃにおける四捨五入操作は、
第２図における３単位の時間を消費するステップ（すな
わちステップ２０５．２０６及び２０７）ではなく１単
位の時間を消費するステップ４０４であると考えること
ができる。
次に、第５図を参照して、ＡＢＳ （ＤＥＬＴＡ （Ｅ
））≦１である場合に、有効減算の演算を実行する（す
なわち加速する）ための時間を削減する方法が示されて
いる。ステップ５０１において、指数部の軍数の差が決
定される。軍数の差が小さいために、ステップ５０２に
おける仮数の一致は、減算ステップ５０３を実行する前
に、別のステップ（または“フライ″）を必要とするこ
となく実行されることができる。無効ステップ５０４は
必要とされるが、正規化ステップ５０６または四捨五入
ステップ５０７は、いずれかが必要であって、両方は必
要ではない、この手順は、浮動小数点装置によって７つ
の主要ステップを５つの主要ステップに削減する。
））≦１である場合に、有効減算の演算を実行する（す
なわち加速する）ための時間を削減する方法が示されて
いる。ステップ５０１において、指数部の軍数の差が決
定される。軍数の差が小さいために、ステップ５０２に
おける仮数の一致は、減算ステップ５０３を実行する前
に、別のステップ（または“フライ″）を必要とするこ
となく実行されることができる。無効ステップ５０４は
必要とされるが、正規化ステップ５０６または四捨五入
ステップ５０７は、いずれかが必要であって、両方は必
要ではない、この手順は、浮動小数点装置によって７つ
の主要ステップを５つの主要ステップに削減する。
第４図の手順を第５図の手順と比較すると、ＡＢＳ （
ＤＥＬＴＡ （Ｅ））≦１が５つの主要ステップを有し
ているようにみえる場合、ＡＢＳ （ＤＥＬＴＡ （Ｅ
））＞１に対する手順は、わずか４つの主要ステップし
か持っていない、５つの主要ステップを、実行するため
の時間を削減するために、下記の手順を使用することが
できる。ＡＢＳ （ＤＥＬＴＡ （Ｅ）〕≦１であると
仮定された場合、この手順は、指数部の軍数の差をを決
定するステップと平行して開始されることができる。従
って、基準の確立される前には、より長い手順が開始さ
れることはなるだろう、基準が決められた場合、既に進
行しているより長い手順は継続されることができる。そ
うでなければ、より短い手順が設定されることができる
。しかし。
ＤＥＬＴＡ （Ｅ））≦１が５つの主要ステップを有し
ているようにみえる場合、ＡＢＳ （ＤＥＬＴＡ （Ｅ
））＞１に対する手順は、わずか４つの主要ステップし
か持っていない、５つの主要ステップを、実行するため
の時間を削減するために、下記の手順を使用することが
できる。ＡＢＳ （ＤＥＬＴＡ （Ｅ）〕≦１であると
仮定された場合、この手順は、指数部の軍数の差をを決
定するステップと平行して開始されることができる。従
って、基準の確立される前には、より長い手順が開始さ
れることはなるだろう、基準が決められた場合、既に進
行しているより長い手順は継続されることができる。そ
うでなければ、より短い手順が設定されることができる
。しかし。
第５図を参照して、一致ステップ５０２は、指数部の軍
数の差によって３つのインプリメンテーションを有して
いる。加速された有効減算を利用するには、３つの一致
手順のいずれが利用されるべきであるかを決めるために
、迅速な手順が開発されなければならない。
数の差によって３つのインプリメンテーションを有して
いる。加速された有効減算を利用するには、３つの一致
手順のいずれが利用されるべきであるかを決めるために
、迅速な手順が開発されなければならない。
本発明は、この決定を行うために、指数部の軍数の２つ
の最下位ビット（ｌｅｂｓ）のみを検討する０次に第６
図を参照して、各冪数の２つの最下位ビットに対する全
ての可能な組み合わせが、明確樟示されている０例１．
６．１１、及び１６に示される指数部に対して、ＡＢＳ
（ＤＥＬＴＡ （Ｅ））＝Ｏである。
の最下位ビット（ｌｅｂｓ）のみを検討する０次に第６
図を参照して、各冪数の２つの最下位ビットに対する全
ての可能な組み合わせが、明確樟示されている０例１．
６．１１、及び１６に示される指数部に対して、ＡＢＳ
（ＤＥＬＴＡ （Ｅ））＝Ｏである。
これらのケースにおいて、第５図のステップ５０３で実
行される演算は、オペランドのＦＲＡＣＴ Ｉ ０ＮＡ
−ＦＲＡＣＴＩ ＯＮｍである０例２．７．１２、及び
１３において、（ＤＥＬＴＡ （Ｅ））＝−１であり、
これは、ＦＲＡＣＴＩＯＮＡが１ポジシヨン右にシフト
されなければならないことを示し、その結果第５図のス
テップ５０３で実行される演算はＦ ＲＡ ＣＴ Ｉ
ＯＮ ＊ Ｆ ＲＡ ＣＴ Ｉ ＯＮ Ａｌ１である
。第６図の例４．５．１０、及び１５において、（ＤＥ
ＬＴＡ （Ｅ））−１である。この値の識別の結果とし
て実行される演算は、５０２の一致ステップに対するＦ
ＲＡＣＴＩＯＮｍのシフトであり、ステップ５０３はＦ
ＲＡＣＴＩＯＮＡ−ＦＲＡＣＴＩＯＮ、／２である。最
後に、ＡＢＳ （ＤＥＬＴＡ（Ｅ））＞１である例３．
８．９、及び１４によって示される値を有する指数部の
冪数のビット位置に対して、第４図に示される手順は正
しい手順であり、これは４つの主要手順のみを有してい
る。
行される演算は、オペランドのＦＲＡＣＴ Ｉ ０ＮＡ
−ＦＲＡＣＴＩ ＯＮｍである０例２．７．１２、及び
１３において、（ＤＥＬＴＡ （Ｅ））＝−１であり、
これは、ＦＲＡＣＴＩＯＮＡが１ポジシヨン右にシフト
されなければならないことを示し、その結果第５図のス
テップ５０３で実行される演算はＦ ＲＡ ＣＴ Ｉ
ＯＮ ＊ Ｆ ＲＡ ＣＴ Ｉ ＯＮ Ａｌ１である
。第６図の例４．５．１０、及び１５において、（ＤＥ
ＬＴＡ （Ｅ））−１である。この値の識別の結果とし
て実行される演算は、５０２の一致ステップに対するＦ
ＲＡＣＴＩＯＮｍのシフトであり、ステップ５０３はＦ
ＲＡＣＴＩＯＮＡ−ＦＲＡＣＴＩＯＮ、／２である。最
後に、ＡＢＳ （ＤＥＬＴＡ（Ｅ））＞１である例３．
８．９、及び１４によって示される値を有する指数部の
冪数のビット位置に対して、第４図に示される手順は正
しい手順であり、これは４つの主要手順のみを有してい
る。
次に第７図を参照して、ＡＢＳ （ＤＥＬＴＡ（Ｅ））
≦１である場合、有効減算の演算を加速するために必要
な装置が示されている。
≦１である場合、有効減算の演算を加速するために必要
な装置が示されている。
指数部の冪数Ｅ＾の２つの最下位ビット及び指数部の冪
数Ｅ、の２つの最下位ビットが検出論理装置７２に入力
される。検出論理装置７２は、第６図で決められたよう
に、２つのオペランドについて実行されるべき適当な演
算を選択する０選択論理装２７１に入力されたＦ ＲＡ
ＣＴ Ｉ ＯＮ Ａ及びＦＲＡＣＴＩＯＮ、の信号グ
ループは、適切である場合には、シフトされ、検出論理
装置７２の出力信号によって決定されるように減算装置
７３の入力ターミナルに入力される。（ＸＡ＝ＦＲＡＣ
Ｔ！ｏＮＡまたは＝ Ｆ ＲＡ ＣＴ Ｉ ＯＮ Ａ
／ ２及びＸ ｓ ” Ｆ ＲＡ ＣＴ Ｉ ＯＬ Ｎ
ｓまたは＝ＦＲＡ ＣＴ Ｉ ＯＬ Ｎ ｍ ／ ２
）（２）好適な実施例の動作 本発明は、２つの手順の内どちらが適切であるかを決定
することによって有効減算手順を加速する０本発明は、
そこで追加装置を付加して２つの可能な手順のうち長い
方が、２つの手順のうちどちらが正しいかの決定と平行
して、実行を開始することを可能にする。
数Ｅ、の２つの最下位ビットが検出論理装置７２に入力
される。検出論理装置７２は、第６図で決められたよう
に、２つのオペランドについて実行されるべき適当な演
算を選択する０選択論理装２７１に入力されたＦ ＲＡ
ＣＴ Ｉ ＯＮ Ａ及びＦＲＡＣＴＩＯＮ、の信号グ
ループは、適切である場合には、シフトされ、検出論理
装置７２の出力信号によって決定されるように減算装置
７３の入力ターミナルに入力される。（ＸＡ＝ＦＲＡＣ
Ｔ！ｏＮＡまたは＝ Ｆ ＲＡ ＣＴ Ｉ ＯＮ Ａ
／ ２及びＸ ｓ ” Ｆ ＲＡ ＣＴ Ｉ ＯＬ Ｎ
ｓまたは＝ＦＲＡ ＣＴ Ｉ ＯＬ Ｎ ｍ ／ ２
）（２）好適な実施例の動作 本発明は、２つの手順の内どちらが適切であるかを決定
することによって有効減算手順を加速する０本発明は、
そこで追加装置を付加して２つの可能な手順のうち長い
方が、２つの手順のうちどちらが正しいかの決定と平行
して、実行を開始することを可能にする。
２つの手順のうち長いほうが正しい場合、既に開始され
ている長い方の手順の実行が継続される。追加装置は、
長い方の手順を実行する３つの可能な３つのサブルーチ
ンの迅速な選択を可能にする。追加装置は、２つのオペ
ランドの指数部の冪数の２つの最下位ビットの比較に基
づいて、長い方の（第５図）手順に使用されているオペ
ランドの仮数を制御する。２つの手順のうち短いほうが
正しい場合、長い方の手順の実行が中断され、短い方の
手順が始まる０本発明を実行するための追加装置は最少
のものであり、一方最悪の場合でも実行時間の改善が達
成される０本発明は、ＩＥＥＥ Ｐ７５４規格のよう
な種々の浮動ケ／ＩＳ 数点実行手順に対して適応できる。好適な実施例におい
て、浮動小数点実行装置は、マイクロプロセッサの制御
で動作する。
ている長い方の手順の実行が継続される。追加装置は、
長い方の手順を実行する３つの可能な３つのサブルーチ
ンの迅速な選択を可能にする。追加装置は、２つのオペ
ランドの指数部の冪数の２つの最下位ビットの比較に基
づいて、長い方の（第５図）手順に使用されているオペ
ランドの仮数を制御する。２つの手順のうち短いほうが
正しい場合、長い方の手順の実行が中断され、短い方の
手順が始まる０本発明を実行するための追加装置は最少
のものであり、一方最悪の場合でも実行時間の改善が達
成される０本発明は、ＩＥＥＥ Ｐ７５４規格のよう
な種々の浮動ケ／ＩＳ 数点実行手順に対して適応できる。好適な実施例におい
て、浮動小数点実行装置は、マイクロプロセッサの制御
で動作する。
上述の説明は、好適な実施例を示すために含まれている
ものであり、発明の範囲を限定することを意味するもの
ではない０発明の範囲は、以下の請求項によってのみ限
定されるべきものである。上述の説明から、本発明の精
神と範囲に包含される多くの変形が当業者にとって明ら
かである。
ものであり、発明の範囲を限定することを意味するもの
ではない０発明の範囲は、以下の請求項によってのみ限
定されるべきものである。上述の説明から、本発明の精
神と範囲に包含される多くの変形が当業者にとって明ら
かである。
第１図は、加減演算、及び有効加算演算と有効減算演算
との閏の関係を示す。 第２図は、関連技術に従って有効減算演算を実行するた
めのステップを示す。 第３図は、有効減算演算を加速するために、有効減算演
算の分割された２つの手順を示す。 第４図は、指数部の冪数の差の絶対値が１を超える場合
の有効減算演算のステップを示す。 第５図は、指数の冪数の差の絶対値が１以下の場合の有
効減算演算のステップを示す。 第６図は、２つの指数部の冪数に対する２つの最下位ビ
ットの全ての組合わせを示す表、及びこの組み合わせか
ら結果として得られる関連オペランドの仮数の演算を示
す表である。 第７図は、本発明を実行するために必要な装置を示す。 １０１・・・加算／減算の演算 １０２・・・有効加算 １０３・・・有効減算 ７１・・・選択論理装置 ７２・・・検出論理装置 ７３・・・減算装置 図面の浄訳内容に変更なし） ＦＩＧ、 ２ ＦＩＧ、 ５
との閏の関係を示す。 第２図は、関連技術に従って有効減算演算を実行するた
めのステップを示す。 第３図は、有効減算演算を加速するために、有効減算演
算の分割された２つの手順を示す。 第４図は、指数部の冪数の差の絶対値が１を超える場合
の有効減算演算のステップを示す。 第５図は、指数の冪数の差の絶対値が１以下の場合の有
効減算演算のステップを示す。 第６図は、２つの指数部の冪数に対する２つの最下位ビ
ットの全ての組合わせを示す表、及びこの組み合わせか
ら結果として得られる関連オペランドの仮数の演算を示
す表である。 第７図は、本発明を実行するために必要な装置を示す。 １０１・・・加算／減算の演算 １０２・・・有効加算 １０３・・・有効減算 ７１・・・選択論理装置 ７２・・・検出論理装置 ７３・・・減算装置 図面の浄訳内容に変更なし） ＦＩＧ、 ２ ＦＩＧ、 ５
Claims (1)
- 【特許請求の範囲】 １、浮動小数点実行装置において、上記の 装置は、 浮動小数点フォーマットに２つのオペラン ドを有する有効加算の演算を実行する加算手段、 浮動小数点フォーマットに２つのオペラン ドを有する有効減算の演算を実行する減算手段によって
構成され、上記の減算手段は、 上記の２つのオペランドの指数部の冪数の 間の差が第１の範囲の値を有する場合、上記の有効減算
の演算を実行する第１手順を実行する第１減算手段、及
び 上記の２つのオペランドの指数部の冪数の 間の上記の差が第２の範囲の値を有する場合上記の有効
減算の演算を実行する第２手順を実行する第２減算手段
を有し、上記の第１と上記の第２の手順の長い方の実行
は、上記のオペランドの指数部の冪数の差の範囲の値の
決定に先立って、開始されることを特徴とする浮動小数
点実行装置。 ２、上記の第２手順は、上記の第１手順よ りも長く、上記の第２減算手段は、上記の指数部の冪数
の間の上記の差の値の決定に先立って上記の第２手順を
実行し、上記の第２手順は、上記のオペランドの指数部
の冪数の２つの最下位ビットによって決定されることを
特徴とする請求項１記載の浮動小数点実行装置。 ３、上記の指数部の冪数の差の上記の値が 上記の第１の範囲の値内にある場合、上記の第２手順の
結果は使用されないことを特徴とする請求項２記載の浮
動小数点実行装置。 ４、指数部の冪数の間の上記の差の絶対値 が１を超える場合に、上記の第１の範囲の値が発生する
ことを特徴とする請求項３記載の浮動小数点実行装置。 ５、上記の減算手段は、上記の第２手順で 使用されるオペランドの仮数を決定するために上記の指
数部の冪数に応答する選択手段を有することを特徴とす
る請求項１記載の浮動小数点実行装置。 ６、上記の選択手段は、上記の２つのオペ ランドの上記の指数部の冪数の２つの最下位ビットに応
答することを特徴とする請求項５記載の浮動小数点実行
装置。 ７、上記の選択手段は、選択されたオペラ ンドの仮数を２で除算させることができることを特徴と
する請求項６記載の浮動小数点実行装置。 ８、浮動小数点のオペランドの有効減算の 演算を実行する方法において、上記の方法は、２つのオ
ペランドの指数部の冪数の間の差 を決定するステップ、 上記の差が第１の範囲の値内である場合に、第１手順を
実行するステップ、 上記の差が第２の範囲の値内である場合に、第２手順を
実行するステップ、及び オペランドの指数部の冪数の２つの最下位 ビットの比較に基づいて、上記の決定ステップの完了に
先立って、上記の第２手順の実行を開始するステップに
よって構成されることを特徴とする浮動小数点のオペラ
ンドの有効減算の演算を実行する方法。 ９、更に、上記の差が上記の第１の範囲の 値内にある場合に、結果として得られた上記の第２手順
の量を使用しないステップによつて構成されることを特
徴とする請求項８記載の浮動小数点のオペランドの有効
減算の演算を実行する方法。 １０、上記の決定ステップは、１を越える 絶対値によって構成される上記の第１の範囲の値内の指
数の冪数の間の差を識別することを含むことを特徴とす
る請求項８記載の浮動小数点のオペランドの有効減算の
演算を実行する方法。 １１、更に、上記のオペランドの指数の冪 数の２つの最下位ビットの信号を比較するステップによ
つて構成され、上記の比較は、上記の第２手順で使用さ
れるオペランドの仮数を決定することを特徴とする請求
項１０記載の浮動小数点のオペランドの有効減算の演算
を実行する方法。 １２、更に、上記の比較ステップの予め決 められた結果に対して選択されたオペランドの仮数を２
で除算するステップによって構成されることを特徴とす
る請求項１１記載の浮動小数点のオペランドの有効減算
の演算を実行する方法。 １３、浮動小数点の加算または減算の演算 を実行する装置において、上記の装置は、 有効加算の演算を実行する加算手段、 有効減算の演算を実行する減算手段、によ って構成され、上記の減算手段は、 オペランドの指数部の冪数の間の差を決定 する差異手段、 上記の差が第１の範囲の値内にある場合に、第１手順を
実行する第１手順手段及び、 上記の差が第１の範囲の値内にない場合に、第２手順を
実行する第２手順手段によって構成され、上記の第２手
順手段は、上記の差の決定の完了に先立って上記の第２
手段の実行を開始し、上記の第２手段は、オペランドの
指数部の冪数のサブセットによって決定されることを特
徴とする浮動小数点の加算または減算の演算を実行する
装置。 １４、上記の第１の範囲の値は、１を超え る絶対値であることを特徴とする請求項１３記載の浮動
小数点の加算または減算の演算を実行する装置。 １５、更に、選択手段によって構成され、 上記の選択手段は、上記のオペランドの指数部の冪数の
２つの最下位ビット信号に応答して上記の第２手順の動
作を制御することを特徴とする請求項１４記載の浮動小
数点の加算または減算の演算を実行する装置。 １６、上記の選択手段は、上記の第２手順 で使用されるオペランドの仮数を制御することを特徴と
する請求項１５記載の浮動小数点の加算または減算の演
算を実行する装置。 １７、上記の選択手段は、オペランドの仮 数を２で除算することを特徴とする請求項１６記載の浮
動小数点の加算または減算の演算を実行する装置。 １８、更に、上記のオペランドの仮数の符 号を比較する符号比較手段によって構成され、上記の比
較符号は、何時有効加算の演算が実行され、何時有効減
算の演算が実行されるかを決定することを特徴とする請
求項１７記載の浮動小数点の加算または減算の演算を実
行する装置。 １９、上記の第１手順は、４つの主要ステ ップを含み、上記の第２手順は５つの主要ステップを含
むことを特徴とする請求項１８記載の浮動小数点の加算
または減算の演算を実行する装置。 ２０、上記の第１と上記の第２手順は、マ イクロプロセッサの制御で動作されることを特徴とする
請求項１９記載の浮動小数点の加算または減算の演算を
実行する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64836 | 1987-06-19 | ||
| US07/064,836 US4852039A (en) | 1987-06-19 | 1987-06-19 | Apparatus and method for accelerating floating point addition and subtraction operations by accelerating the effective subtraction procedure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321516A true JPH01321516A (ja) | 1989-12-27 |
| JPH0545981B2 JPH0545981B2 (ja) | 1993-07-12 |
Family
ID=22058548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152089A Granted JPH01321516A (ja) | 1987-06-19 | 1988-06-20 | 有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4852039A (ja) |
| EP (1) | EP0296070B1 (ja) |
| JP (1) | JPH01321516A (ja) |
| KR (1) | KR930004329B1 (ja) |
| AU (1) | AU613050B2 (ja) |
| CA (1) | CA1289257C (ja) |
| DE (1) | DE3851792T2 (ja) |
| IL (1) | IL86792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357522A (ja) * | 1990-08-24 | 1992-12-10 | Matsushita Electric Ind Co Ltd | 浮動小数点データの演算方法および演算装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117384A (en) * | 1990-01-24 | 1992-05-26 | International Business Machines Corporation | Method and apparatus for exponent adder |
| US5136536A (en) * | 1990-05-04 | 1992-08-04 | Weitek Corporation | Floating-point ALU with parallel paths |
| JPH05216620A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 浮動小数点を正規化する方法及び回路 |
| US5247471A (en) * | 1991-12-13 | 1993-09-21 | International Business Machines Corporation | Radix aligner for floating point addition and subtraction |
| US5668984A (en) * | 1995-02-27 | 1997-09-16 | International Business Machines Corporation | Variable stage load path and method of operation |
| US5646875A (en) * | 1995-02-27 | 1997-07-08 | International Business Machines Corporation | Denormalization system and method of operation |
| US5742533A (en) * | 1996-05-21 | 1998-04-21 | International Business Machines Corporation | Method and apparatus for modulus error checking |
| US8667042B2 (en) | 2010-09-24 | 2014-03-04 | Intel Corporation | Functional unit for vector integer multiply add instruction |
| US9092213B2 (en) | 2010-09-24 | 2015-07-28 | Intel Corporation | Functional unit for vector leading zeroes, vector trailing zeroes, vector operand 1s count and vector parity calculation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595346A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 演算制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188740A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | フロ−テイング加算器 |
| US4639887A (en) * | 1984-02-24 | 1987-01-27 | The United States Of America As Represented By The United States Department Of Energy | Bifurcated method and apparatus for floating point addition with decreased latency time |
| US4562553A (en) * | 1984-03-19 | 1985-12-31 | Analogic Corporation | Floating point arithmetic system and method with rounding anticipation |
-
1987
- 1987-06-19 US US07/064,836 patent/US4852039A/en not_active Expired - Lifetime
-
1988
- 1988-06-17 CA CA000569703A patent/CA1289257C/en not_active Expired - Fee Related
- 1988-06-19 IL IL86792A patent/IL86792A/xx unknown
- 1988-06-20 DE DE3851792T patent/DE3851792T2/de not_active Expired - Lifetime
- 1988-06-20 KR KR1019880007417A patent/KR930004329B1/ko not_active IP Right Cessation
- 1988-06-20 JP JP63152089A patent/JPH01321516A/ja active Granted
- 1988-06-20 EP EP88401538A patent/EP0296070B1/en not_active Expired - Lifetime
- 1988-06-20 AU AU18138/88A patent/AU613050B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595346A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 演算制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04357522A (ja) * | 1990-08-24 | 1992-12-10 | Matsushita Electric Ind Co Ltd | 浮動小数点データの演算方法および演算装置 |
| JPH0823812B2 (ja) * | 1990-08-24 | 1996-03-06 | 松下電器産業株式会社 | 浮動小数点データの演算方法および演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1289257C (en) | 1991-09-17 |
| IL86792A (en) | 1991-06-30 |
| US4852039A (en) | 1989-07-25 |
| KR890000966A (ko) | 1989-03-17 |
| AU1813888A (en) | 1988-12-22 |
| EP0296070B1 (en) | 1994-10-12 |
| EP0296070A2 (en) | 1988-12-21 |
| DE3851792D1 (de) | 1994-11-17 |
| JPH0545981B2 (ja) | 1993-07-12 |
| DE3851792T2 (de) | 1995-05-04 |
| KR930004329B1 (ko) | 1993-05-26 |
| EP0296070A3 (en) | 1991-01-30 |
| AU613050B2 (en) | 1991-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4562553A (en) | Floating point arithmetic system and method with rounding anticipation | |
| US6529928B1 (en) | Floating-point adder performing floating-point and integer operations | |
| US4999803A (en) | Floating point arithmetic system and method | |
| US4849923A (en) | Apparatus and method for execution of floating point operations | |
| US5136536A (en) | Floating-point ALU with parallel paths | |
| US5469377A (en) | Floating point computing device for simplifying procedures accompanying addition or subtraction by detecting whether all of the bits of the digits of the mantissa are 0 or 1 | |
| EP0381403A2 (en) | Pipelined floating point adder for digital computer | |
| JPH0792739B2 (ja) | 浮動小数点データ正規化方式 | |
| JPH0544046B2 (ja) | ||
| JPH01321516A (ja) | 有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法 | |
| JPH09212337A (ja) | 浮動小数点演算処理装置 | |
| CA1294055C (en) | Apparatus and method for acceleration of effective subtraction procedures by the approximation of the absolute value of the exponent argumentdifference | |
| US5063530A (en) | Method of adding/subtracting floating-point representation data and apparatus for the same | |
| US5144570A (en) | Normalization estimator | |
| US5103418A (en) | Dangerous range detector for floating point adder | |
| EP0831396A2 (en) | Sticky bit determination in floating point arithmetic system | |
| JPS62128331A (ja) | 情報処理装置 | |
| JP2517064B2 (ja) | 非正規化数の処理方式 | |
| JPH0435777B2 (ja) | ||
| JPS5960637A (ja) | 浮動小数点演算装置 | |
| JP2726479B2 (ja) | 除算装置 | |
| JPH0413734B2 (ja) | ||
| JPH0383126A (ja) | 浮動小数点乗算器 | |
| JPH02267625A (ja) | 浮動小数点演算を用いた整数部取出し方式 | |
| JPH02166517A (ja) | 除算方式 |