JPS595346A - 演算制御方式 - Google Patents
演算制御方式Info
- Publication number
- JPS595346A JPS595346A JP57114419A JP11441982A JPS595346A JP S595346 A JPS595346 A JP S595346A JP 57114419 A JP57114419 A JP 57114419A JP 11441982 A JP11441982 A JP 11441982A JP S595346 A JPS595346 A JP S595346A
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- JP
- Japan
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- selection section
- mantissa
- output
- input
- section
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮動小数点加減算を効率よく行い得るように
した演算制御方式に関するものである。
した演算制御方式に関するものである。
浮動小数点の加減算においては、指数を比較して、比較
結果により仮数のシフトを行っている・従来技術におい
ては、シフト後の仮数Ｘ、Ｙの減算を行う場合０例えば
先ずＸ−Ｙなる減算を行い。
結果により仮数のシフトを行っている・従来技術におい
ては、シフト後の仮数Ｘ、Ｙの減算を行う場合０例えば
先ずＸ−Ｙなる減算を行い。
その結果が負であるならば、Ｙ−Ｘを行っている。
このような動作なＲａｃｏ９ｎｐ１ｇｍｇ３を動作とい
う・このように従来技術においては＊ ＲｇｃｏｍｐＬ
ｇｍｇｔｓｔ動作を行う必要があるため、浮動小数点加
減算を高速で行い得ないという欠点を有している・ 〔発明の目的〕 本発明は、上記の考察に基づくものであって。
う・このように従来技術においては＊ ＲｇｃｏｍｐＬ
ｇｍｇｔｓｔ動作を行う必要があるため、浮動小数点加
減算を高速で行い得ないという欠点を有している・ 〔発明の目的〕 本発明は、上記の考察に基づくものであって。
ＲｇｃｏｍｐｌＡｓｐｍｇｔｓｔ動作を少なくし浮動小
数点加減算ｊを高速で行い得るようになった演算制御方
式を提〔発明の構成〕 モしてそσ）ため１本発明の演算制御方式は、符号８Ａ
、指数ＥＡ、上位ディジｙ）がＤＡである仮数Ａをもつ
Ａ側の浮動小数点データと、符号ＳＢ、指数ＫＢ、上位
ディジットがＤＢである仮数Ｂを持つＢ側の浮動小数点
データの加減算を制御する演算制御方式であって、仮数
Ａのゼロ・チ丹ツクを行うＡ側のゼロ・チェック回路、
仮数Ｂのゼロ・チェックを行うＢ側のゼロ・チェック回
路板数Ａのシフトを行うＡ側のシフト回路、仮数Ｂのシ
フトを行うＢ側のシフト回路、Ａ側のシフト回路から出
力されるデータを制御信号の値に応じてそのまま又は反
転して出力するＡ入力選択部。
数点加減算ｊを高速で行い得るようになった演算制御方
式を提〔発明の構成〕 モしてそσ）ため１本発明の演算制御方式は、符号８Ａ
、指数ＥＡ、上位ディジｙ）がＤＡである仮数Ａをもつ
Ａ側の浮動小数点データと、符号ＳＢ、指数ＫＢ、上位
ディジットがＤＢである仮数Ｂを持つＢ側の浮動小数点
データの加減算を制御する演算制御方式であって、仮数
Ａのゼロ・チ丹ツクを行うＡ側のゼロ・チェック回路、
仮数Ｂのゼロ・チェックを行うＢ側のゼロ・チェック回
路板数Ａのシフトを行うＡ側のシフト回路、仮数Ｂのシ
フトを行うＢ側のシフト回路、Ａ側のシフト回路から出
力されるデータを制御信号の値に応じてそのまま又は反
転して出力するＡ入力選択部。
Ｂ側のシフト回路から出力されるデータを制御信号の値
に応じてそのまへ又は反転して出力するＢ入力選択部、
Ａ入力選択部の出力とＢ入力選択部の出力が入力される
アダー、指数ＥＡとＥＢの比較を行う指数比較部、デイ
ツク）ＤＡとＤＢとの比較を行うディジット比較部、符
号８ＡとＳＢとに基づいて加算を示す信号又は減算を示
す信号を出力するオペレーション・デコード部、およヒ
上記指数比較部の出力と上記ディジット比較部の出力と
上記オペレーション・デコード部の出力に基づいて上記
Ａ入力選択部とＢ入力選択部を制御するアダー人力選択
部を具備し、該アダー人力選択部は、オペレーション・
デコード部が加算を指示しているときには、Ａ側のシフ
ト回路の出力Ａ′とＢ側のシフト回路の出力Ｂ′の加算
を行い、オペレーション・デコード部が減算を示してい
る状態の下で、ＥＡ）ＥＢのときにはＡ／ −ＢＦを、
ＦＡ＝ＥＢで且つＤ Ａ）Ｄ ＢのときにはＡ／ −Ｂ
Ｆを、ＥＡ＝ＥＢでＤＡ＝ＤＢで且つＢ側のゼロ・チェ
ック回路が仮数Ｂが零であることを示しているときには
Ａ／ ＋ ＢＦを、その他の場合にはｆ３１− Ａ／を
行うよう罠上記Ａ入力選択部およびＢ入力選択部を制御
するよう構成されていることを特徴とするものである・ 〔発明の実施例〕 以下、本発明を図面な弁解しつつ説明する。
に応じてそのまへ又は反転して出力するＢ入力選択部、
Ａ入力選択部の出力とＢ入力選択部の出力が入力される
アダー、指数ＥＡとＥＢの比較を行う指数比較部、デイ
ツク）ＤＡとＤＢとの比較を行うディジット比較部、符
号８ＡとＳＢとに基づいて加算を示す信号又は減算を示
す信号を出力するオペレーション・デコード部、およヒ
上記指数比較部の出力と上記ディジット比較部の出力と
上記オペレーション・デコード部の出力に基づいて上記
Ａ入力選択部とＢ入力選択部を制御するアダー人力選択
部を具備し、該アダー人力選択部は、オペレーション・
デコード部が加算を指示しているときには、Ａ側のシフ
ト回路の出力Ａ′とＢ側のシフト回路の出力Ｂ′の加算
を行い、オペレーション・デコード部が減算を示してい
る状態の下で、ＥＡ）ＥＢのときにはＡ／ −ＢＦを、
ＦＡ＝ＥＢで且つＤ Ａ）Ｄ ＢのときにはＡ／ −Ｂ
Ｆを、ＥＡ＝ＥＢでＤＡ＝ＤＢで且つＢ側のゼロ・チェ
ック回路が仮数Ｂが零であることを示しているときには
Ａ／ ＋ ＢＦを、その他の場合にはｆ３１− Ａ／を
行うよう罠上記Ａ入力選択部およびＢ入力選択部を制御
するよう構成されていることを特徴とするものである・ 〔発明の実施例〕 以下、本発明を図面な弁解しつつ説明する。
図は本発明の１実施例を示すものであって、ｌ−Ａと１
−Ｂは入力レジスタ、２−Ａと２−Ｂはゼロ・チェック
回路、３−Ａと３−Ｂはシフト回路、４−ＡはＡ入力選
択部、４−ＢはＢ人力選択部、５は指数比較部、６はデ
ィジット比較部、７はオペレーション・デコード部、８
はアダー人力部、９はアダーをそれぞれ示している・入
力データレジスタ４−Ａ、 ４−Ｂには浮動小数点デー
タがセットされる。入力データ・レジスタ４−Ａにセッ
トされる浮動小数点データは、符号Ｓ、指数ＥＡおよび
仮数Ａを有している。ＤＡは仮数Ａの最上位苓ディジッ
トを表わしている。
−Ｂは入力レジスタ、２−Ａと２−Ｂはゼロ・チェック
回路、３−Ａと３−Ｂはシフト回路、４−ＡはＡ入力選
択部、４−ＢはＢ人力選択部、５は指数比較部、６はデ
ィジット比較部、７はオペレーション・デコード部、８
はアダー人力部、９はアダーをそれぞれ示している・入
力データレジスタ４−Ａ、 ４−Ｂには浮動小数点デー
タがセットされる。入力データ・レジスタ４−Ａにセッ
トされる浮動小数点データは、符号Ｓ、指数ＥＡおよび
仮数Ａを有している。ＤＡは仮数Ａの最上位苓ディジッ
トを表わしている。
入力データ・レジスタにセットされる浮動小数点データ
は、符号Ｓ、指数ＥＢ、仮数Ｂを有している。ＤＢは仮
数Ｂの最上位寸ディジットを表わしている。ゼロ・チェ
ック回路２−Ａは仮数Ａがゼロであるか否かをチェック
するものであり、ゼｐ・チェック回路２−Ｂは仮数Ｂが
ゼロであるか否かをチェックするものである。シフト回
路３−Ａは必要に応じて仮数Ａを７フトするものであり
。
は、符号Ｓ、指数ＥＢ、仮数Ｂを有している。ＤＢは仮
数Ｂの最上位寸ディジットを表わしている。ゼロ・チェ
ック回路２−Ａは仮数Ａがゼロであるか否かをチェック
するものであり、ゼｐ・チェック回路２−Ｂは仮数Ｂが
ゼロであるか否かをチェックするものである。シフト回
路３−Ａは必要に応じて仮数Ａを７フトするものであり
。
シフト回路３−Ｂは必要に応じて仮数Ｂをシフトするも
のである。Ａ入力選択部４−Ａは、制御信号ＡＬＬの値
に応じて、入力をそのま〜出力したり、入力を反転した
ものを出力したりてるものである。Ｂ入力選択部４−３
３は、制御信号ＢＳＬの値に応じて、入力をそのまへ出
力したり１反転したものを出力したりするものである。
のである。Ａ入力選択部４−Ａは、制御信号ＡＬＬの値
に応じて、入力をそのま〜出力したり、入力を反転した
ものを出力したりてるものである。Ｂ入力選択部４−３
３は、制御信号ＢＳＬの値に応じて、入力をそのまへ出
力したり１反転したものを出力したりするものである。
指数比較部５は、指数ＥＡと指数ＥＢとを比較し、ＥＡ
）ＥＢのとき信号８１を論理ｒｘＪとし、ＥＡ＝ＥＢσ
】とき信号Ｓ２を論理「ｌ」とする、ディジット比較部
６は、デイツク）ＤＡとＤＢとを比較し。
）ＥＢのとき信号８１を論理ｒｘＪとし、ＥＡ＝ＥＢσ
】とき信号Ｓ２を論理「ｌ」とする、ディジット比較部
６は、デイツク）ＤＡとＤＢとを比較し。
Ｄ Ａ）Ｄ Ｂのときには信号Ｓ３を論理「ｌ」とし。
ＤＡ＝ＤＢのときには信号Ｓ４を論理ｒｌＪにする。オ
ペレーション・デコード部７は、Ａ側の入力データの符
号ＳとＢ側の入力データの符号Ｓとを比較し１両者が同
一符号のときには加算を示す信号Ｓ５を論理「ｌ」とし
１両者が異符号のときには減算を示す信号Ｓ６を論理「
１」とする、アダー人力選択部８は、オペレーション・
デコード部７が加算を示すとき、アダー９でＡ’＋Ｂ’
が行わヲ制１ｌｌ−する。オペレーション・デコード部
７が減算を示している状態の下においては、アドレス入
力選択部８は、ＥＡ＞ＥＢのときにはＡＩ Ｂ／を。
ペレーション・デコード部７は、Ａ側の入力データの符
号ＳとＢ側の入力データの符号Ｓとを比較し１両者が同
一符号のときには加算を示す信号Ｓ５を論理「ｌ」とし
１両者が異符号のときには減算を示す信号Ｓ６を論理「
１」とする、アダー人力選択部８は、オペレーション・
デコード部７が加算を示すとき、アダー９でＡ’＋Ｂ’
が行わヲ制１ｌｌ−する。オペレーション・デコード部
７が減算を示している状態の下においては、アドレス入
力選択部８は、ＥＡ＞ＥＢのときにはＡＩ Ｂ／を。
ＥＡ＝ＥＢで且つＤＡ）ＤＢのときにはＡＩ Ｂ／を
。
。
ＥＡ＝ＥＢでＤＡ＝ＤＢで且つゼロ・チェック回路２−
Ｂがゼロを示しているときにはＡＩ −Ｂ／を。
Ｂがゼロを示しているときにはＡＩ −Ｂ／を。
その他の場合にはＢ’ −Ａ’を実行するように制御信
号ＡＳＬ、ＢＳＬ：ｔｃ；よびＣＡＲＲＹを制御する。
号ＡＳＬ、ＢＳＬ：ｔｃ；よびＣＡＲＲＹを制御する。
ＣＡＲＲＹは、減算が行われるときに論理「１」とされ
るものである、なお、ＡＩはシフト回路３−Ａの出力
Ｂ／はシフト回路３−Ｂの出力を示している。
るものである、なお、ＡＩはシフト回路３−Ａの出力
Ｂ／はシフト回路３−Ｂの出力を示している。
以上の説明から明らかなように１本発明によれば、 Ｒ
ｇｃｏｍｐｔａｒｎｅｎｔ動作なしで浮動小数点加減算
を行い得るので、処理の高速化を期待することが出来る
。
ｇｃｏｍｐｔａｒｎｅｎｔ動作なしで浮動小数点加減算
を行い得るので、処理の高速化を期待することが出来る
。
図は本発明の１実施例のブロック図である。
１−Ａと１−Ｂ・・・入力レジスタ、２−Ａと２−Ｂ・
・・ゼロチェック回路、３−Ａと３−Ｂ・・・シフト回
路、４−Ａ・・・Ａ入力選択部、４−Ｂ・・・Ｂ入力選
択部、５・・・指数比較部、６・・・ディジｙ）比較部
。 ７・・・オペレーション・デコード部、８・・・アダー
人力部、９・・・アダー・ 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
・・ゼロチェック回路、３−Ａと３−Ｂ・・・シフト回
路、４−Ａ・・・Ａ入力選択部、４−Ｂ・・・Ｂ入力選
択部、５・・・指数比較部、６・・・ディジｙ）比較部
。 ７・・・オペレーション・デコード部、８・・・アダー
人力部、９・・・アダー・ 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 符号ＳＡ、指数ＥＡ、上位ディジットがＤＡである仮数
ＡをもつＡ側の浮動小数点データと、符号ＳＢ、指数Ｅ
Ｂ、上位ディジットがＤＢである仮数Ｂを持つＢ側の浮
動小数点データの加減算を制御する演算制御方式であっ
て、仮数Ａのゼロ・チェックを行うＡ側のゼロ・チェッ
ク回路、仮数Ｂのゼロ・チェックを行うＢ側のゼロ・チ
ェック回路、仮数Ａのシフトを行うＡ側のシフト回路。 仮数Ｂのシフトを行うＢ側のシフト回路、Ａ側のシフト
回路から出力されるデータを制御信号の値に応じてその
ま〜又は反転して出力するＡ入力選択部、Ｂ側のシフト
回路から出力されるデータを制御信号の値に応じてその
まへ又は反転して出力するＢ入力選択部、八人力選択部
の出力とＢ入力選択部の出力が入力されるアダー、指数
ＥＡとＥＢの比較を行う指数比較部、ディジタ）ＤＡと
ＤＢとの比較を行うディジット比較部、符号ＳＡとＳＢ
とに基づいて加算を示す信号又は減算を示す信号を出力
するオペレーション・デコード部、オよび上記指数比較
部の出力と上記ディジット比較部の出力と上記オペレー
ション・デコード部の出力に基づいて上記Ａ入力選択部
とＢ・入力選択部を制御するアダー人力選択部を具備し
、該アダー人力選択部は、オペレーション・デコード部
が加算を指示しているときには、Ａ側のシフト回路の出
力Ａ′とＢ側のシフト回路の出力Ｂ′の加算を行い。 オペレーション・デコード部が減算を示している状態の
下で、ＥＡ）ＥＢのときにはＡＩ −７３１を。 ＥＡ＝ＥＢで且つＤＡ＞ＤＢのときにはＡＩ−ｎ／を、
ＥＡ＝ＥＢでＤＡ＝ＤＢで且つＢ側のゼロ・チェック回
路が仮数Ｂが零であることを示しているときにはＡＩ
＋ Ｂ′を、その他の場合にはＢ／ −ＡＩを行うよう
に上記Ａ入力選択部およびＢ入力選択部を制御するよう
構成されていることを特徴とする演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114419A JPS595346A (ja) | 1982-06-30 | 1982-06-30 | 演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114419A JPS595346A (ja) | 1982-06-30 | 1982-06-30 | 演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595346A true JPS595346A (ja) | 1984-01-12 |
| JPS6341089B2 JPS6341089B2 (ja) | 1988-08-15 |
Family
ID=14637231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114419A Granted JPS595346A (ja) | 1982-06-30 | 1982-06-30 | 演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486237A (en) * | 1987-06-19 | 1989-03-30 | Digital Equipment Corp | Apparatus and method for accelerating effective subtraction procedure of floating point by estimation of absolute value of difference in threshold of exponential part |
| JPH01321516A (ja) * | 1987-06-19 | 1989-12-27 | Digital Equip Corp <Dec> | 有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法 |
| JPH02216582A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | パイプライン演算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158830A (en) * | 1978-06-06 | 1979-12-15 | Fujitsu Ltd | High-speed arithmetic processing system |
-
1982
- 1982-06-30 JP JP57114419A patent/JPS595346A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158830A (en) * | 1978-06-06 | 1979-12-15 | Fujitsu Ltd | High-speed arithmetic processing system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486237A (en) * | 1987-06-19 | 1989-03-30 | Digital Equipment Corp | Apparatus and method for accelerating effective subtraction procedure of floating point by estimation of absolute value of difference in threshold of exponential part |
| JPH01321516A (ja) * | 1987-06-19 | 1989-12-27 | Digital Equip Corp <Dec> | 有効減算手順を加速することによって浮動小数点の加減演算を加速するための装置と方法 |
| JPH0545980B2 (ja) * | 1987-06-19 | 1993-07-12 | Digital Equipment Corp | |
| JPH0545981B2 (ja) * | 1987-06-19 | 1993-07-12 | Digital Equipment Corp | |
| JPH02216582A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | パイプライン演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341089B2 (ja) | 1988-08-15 |
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