JPS59121539A - 条件コ−ド決定回路 - Google Patents
条件コ−ド決定回路Info
- Publication number
- JPS59121539A JPS59121539A JP57229421A JP22942182A JPS59121539A JP S59121539 A JPS59121539 A JP S59121539A JP 57229421 A JP57229421 A JP 57229421A JP 22942182 A JP22942182 A JP 22942182A JP S59121539 A JPS59121539 A JP S59121539A
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- JP
- Japan
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- bit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、条件コード決定回路、特に演算結果が零にな
るとか比較結果が等しいとかいう零状態の発生を可能な
限ぎシ早期に検出できる結号非零検出ロジックをもうけ
た条件コード決定回路に門するものである。
るとか比較結果が等しいとかいう零状態の発生を可能な
限ぎシ早期に検出できる結号非零検出ロジックをもうけ
た条件コード決定回路に門するものである。
（Ｂ） 技術の背景と問題点
従来から、演算結果が零になるとか比較結果が等しいと
いう如き状態を決定することは、言わばすべての演算が
終了することとなる可能性があり、早期に決定すること
は仲々困難である。
いう如き状態を決定することは、言わばすべての演算が
終了することとなる可能性があり、早期に決定すること
は仲々困難である。
（Ｃ）発明の目的と構成
本発明は、上記の点を解決することを目的としており、
実効上、オペランド・データの連続する２ヒントの論理
をとる構成によって高速度で条件コードを決定できるよ
うにすることを目的としている。そしてそのため、本発
明の条件コート決定回路は、演算を行った結果の条件コ
ードを決定する条件コード決定回路において、加算系の
命令に対応して被加数および加数の夫々に対して最下位
ビットの下位に予め定めた論理値を附加したオペランド
を生成し、かつ減算系の命令に×１応して被減数および
減数の谷ビットの反転全行つブこ数の夫々に対して最下
位ピントの下位ＶＣ上記予め定めた論理値の逆の論理値
を附加したオペランドを生成するよう構成すると共に、
上記オペランドを結果非零検出ロジックとキャリ・ルッ
ク・アヘッド・ロジックに供給するよう構成されてなり
、上記結果非零検出ロジックは、２つのオペランドの各
ビットに対応して、 ＥＯＬ−１，、−Ｖ（ＪＲ，＋ＥＯＩ（、ＶＯＲ，＋−
，−、−−−＋ＥＯＨ，ｚ−ＹＯＲ，，，４−１なる演
算を行うよう構成され、上記キャリ・ルック・アヘッド
・ロジックの結果と」二記結果非零検出ロジックの結果
と１８′こもとづいて、上記条件コードが非零であるこ
とを決定するようにしたことを特徴としている。以下図
面を参照しつつ説明する。
実効上、オペランド・データの連続する２ヒントの論理
をとる構成によって高速度で条件コードを決定できるよ
うにすることを目的としている。そしてそのため、本発
明の条件コート決定回路は、演算を行った結果の条件コ
ードを決定する条件コード決定回路において、加算系の
命令に対応して被加数および加数の夫々に対して最下位
ビットの下位に予め定めた論理値を附加したオペランド
を生成し、かつ減算系の命令に×１応して被減数および
減数の谷ビットの反転全行つブこ数の夫々に対して最下
位ピントの下位ＶＣ上記予め定めた論理値の逆の論理値
を附加したオペランドを生成するよう構成すると共に、
上記オペランドを結果非零検出ロジックとキャリ・ルッ
ク・アヘッド・ロジックに供給するよう構成されてなり
、上記結果非零検出ロジックは、２つのオペランドの各
ビットに対応して、 ＥＯＬ−１，、−Ｖ（ＪＲ，＋ＥＯＩ（、ＶＯＲ，＋−
，−、−−−＋ＥＯＨ，ｚ−ＹＯＲ，，，４−１なる演
算を行うよう構成され、上記キャリ・ルック・アヘッド
・ロジックの結果と」二記結果非零検出ロジックの結果
と１８′こもとづいて、上記条件コードが非零であるこ
とを決定するようにしたことを特徴としている。以下図
面を参照しつつ説明する。
（Ｄ’） 発明の実施例
第１図は本発明に用いるオペランドを説明する説明図、
第２図は第１図図示のオペランドの場合に演算した結果
が零となるパターンを説明する説。
第２図は第１図図示のオペランドの場合に演算した結果
が零となるパターンを説明する説。
切回、第３図は第２南図示のパターンの存在を検出する
条件を説明する説明図、第４図（Ａ） （Ｂ）は−緒に
なって１つの図面を形成している結果非零検出ロジック
を説明する説明図、第５図は本発明の一実施例条件コー
ド決定回路、第６図は第す図図示の結果非零検出ロジッ
クの一実施例構成を示す。
条件を説明する説明図、第４図（Ａ） （Ｂ）は−緒に
なって１つの図面を形成している結果非零検出ロジック
を説明する説明図、第５図は本発明の一実施例条件コー
ド決定回路、第６図は第す図図示の結果非零検出ロジッ
クの一実施例構成を示す。
本発明の場合、例えば減算処理の場合に減数の１’Ｓ
補数をとって加算し最下位ビットに論理「１」を加算
することを考慮し、加算系の演算を行う場合には第１図
図示オペランド群ｌとして示す如きオペランドＯＰＩと
ＯＪ−） ２とを用い、斗た減算系の演算を行う場合に
は第１図図示オペランド群２として示す如きオペランド
ＯＰ ｌとＯＦ２とを用いるようにする。即ち、加算系
の演算の場合、最下位ビットの下位に論理「ｏ」を附加
した、例えｔｆ！、３３ピントのオペランドを用いて加
算する。
補数をとって加算し最下位ビットに論理「１」を加算
することを考慮し、加算系の演算を行う場合には第１図
図示オペランド群ｌとして示す如きオペランドＯＰＩと
ＯＪ−） ２とを用い、斗た減算系の演算を行う場合に
は第１図図示オペランド群２として示す如きオペランド
ＯＰ ｌとＯＦ２とを用いるようにする。即ち、加算系
の演算の場合、最下位ビットの下位に論理「ｏ」を附加
した、例えｔｆ！、３３ピントのオペランドを用いて加
算する。
才だ減算系の演算の場合、減数側のｌ′ｓ 補数をと
ると共に上記と同様ＶＣ最下位ピントの下位に論理「１
」を附加した、例えば３３ビツトのオペランドを用いて
加算する。
ると共に上記と同様ＶＣ最下位ピントの下位に論理「１
」を附加した、例えば３３ビツトのオペランドを用いて
加算する。
オペランドＵＰＩとＯＦ２とが第１図に示す如きもので
あるとした場合に、演算結果が３３ビツトの範囲内でオ
ール零となるパターンは、第２図図示パターンｌ−１，
２−Ｌ １−２．１−３に絞られる。パターン１−１は
、全ビットがすべて論理「０」である場合を表わしてい
る。パターン２−１は、附加ビン） （４３２ピント）
ヲ除いて、他のヒントについて、オペランド０Ｐ１０ビ
ツトとＯＰ ２０ピントとがＥ Ｏ）１．関係にある場
合を表わしている。パターンｌ−］−ｔ、オペラｙＭＯ
Ｐｌのビットと０Ｐ２０ビツトとについて任意の成るビ
ット位置以下が共に論理「０」であり、当該位置の上位
位置についてのビットがＰＪＯＪ（２関係ｔ＝である場
合を表わしている。パターン１ｉｄ５、オペランドＯＰ
ＩとＯＰ ２との最」三位ビットが共に論理Ｉｌｌであ
り他ビットが夫々共に論理「０」である場合を表わして
いる。こねらのパターンは、両者オペランドを加算する
と、３３ピントの範囲内でオール零となる。
あるとした場合に、演算結果が３３ビツトの範囲内でオ
ール零となるパターンは、第２図図示パターンｌ−１，
２−Ｌ １−２．１−３に絞られる。パターン１−１は
、全ビットがすべて論理「０」である場合を表わしてい
る。パターン２−１は、附加ビン） （４３２ピント）
ヲ除いて、他のヒントについて、オペランド０Ｐ１０ビ
ツトとＯＰ ２０ピントとがＥ Ｏ）１．関係にある場
合を表わしている。パターンｌ−］−ｔ、オペラｙＭＯ
Ｐｌのビットと０Ｐ２０ビツトとについて任意の成るビ
ット位置以下が共に論理「０」であり、当該位置の上位
位置についてのビットがＰＪＯＪ（２関係ｔ＝である場
合を表わしている。パターン１ｉｄ５、オペランドＯＰ
ＩとＯＰ ２との最」三位ビットが共に論理Ｉｌｌであ
り他ビットが夫々共に論理「０」である場合を表わして
いる。こねらのパターンは、両者オペランドを加算する
と、３３ピントの範囲内でオール零となる。
本発明の場合、演算結果がオール零となるケースを早期
に検出しようとするものであるが、Ｊ二記演算結果にお
いて、例えばパターン１−３の場合に、オーバフローが
生じたか否がなどについては、第５図に示すキャリ・ル
ック・アヘッド・ロジックによって判定される。
に検出しようとするものであるが、Ｊ二記演算結果にお
いて、例えばパターン１−３の場合に、オーバフローが
生じたか否がなどについては、第５図に示すキャリ・ル
ック・アヘッド・ロジックによって判定される。
該オーバフローの判定などをキャリ・ルック・アヘッド
・ロジックによって判定するものと１．／ζ場合、オペ
ランドＯＰＩとＯＰ ２とが第２図図示パターンｌ−１
，２−１、■−２，１−３のいずれかとなっているか否
かは、オペランドＯＰ ｌとＯＦ２との夫々の連続する
３ピント（ａｒｌ、、”ｒ＋、Ｉ−１、”ルー１−２）
と（ｂｕ、ｂｒＬ＋１、ｂｎ、＋２）とについて、
第３図図示（すないし■の演算が論理「１」となるが否
かを調べれば足りる。
・ロジックによって判定するものと１．／ζ場合、オペ
ランドＯＰＩとＯＰ ２とが第２図図示パターンｌ−１
，２−１、■−２，１−３のいずれかとなっているか否
かは、オペランドＯＰ ｌとＯＦ２との夫々の連続する
３ピント（ａｒｌ、、”ｒ＋、Ｉ−１、”ルー１−２）
と（ｂｕ、ｂｒＬ＋１、ｂｎ、＋２）とについて、
第３図図示（すないし■の演算が論理「１」となるが否
かを調べれば足りる。
なお、ちなみに、例えばＯＲ、、はピッ）”ＪＬ とｂ
ｕとのオア論理の否定（ｃＬｒＬ＋ｂｒＬ）を表わして
おり、また例えばＥＯＲ，Ｌ は同様に（ａル■ｂル）
を表わし、ＡＮＤｒＬ は同様に（ａＴＬ・ｂｕ）を表
わしている。
ｕとのオア論理の否定（ｃＬｒＬ＋ｂｒＬ）を表わして
おり、また例えばＥＯＲ，Ｌ は同様に（ａル■ｂル）
を表わし、ＡＮＤｒＬ は同様に（ａＴＬ・ｂｕ）を表
わしている。
第３図図示■ないし■の夫々の演算ＶＣついて、ピント
０．ｌ、・・・・３２まで、Ｐｌ」ち（ルー０． Ｉ、
・・・・・３２）について調べ、「いずれも論理「１」
にならない場合には、演算結果はオール零にならない」
ことが判る。逆に言えば、「オール零となるのはいずれ
かが論理「１」となる場合に限られる」ことが判る。
０．ｌ、・・・・３２まで、Ｐｌ」ち（ルー０． Ｉ、
・・・・・３２）について調べ、「いずれも論理「１」
にならない場合には、演算結果はオール零にならない」
ことが判る。逆に言えば、「オール零となるのはいずれ
かが論理「１」となる場合に限られる」ことが判る。
この結果を整理して、結果非零を検出する条件を示せと
、第４図Ｖこ示す如きものとＩＪる。υ１」ち、ｎ、−
０、Ｌ、２、・・・・・・３０ について、第３１図図示の■または■または■またはぐ
、４）−！たは■でない条件”ＲＥＳＵＬＴ Ｎ０Ｔ
ＺＥＲ，０” は結局、いわば （（ＬＢ■ ｂｒ＋ｊ ■ （σ＋ｂ＋１ ＋ ｂ
＋ｚ＋４ ）なる演算をル＝０．１、・・・・・、３１
寸で行って、いずれかが論理「１」となることを検出す
れば足りることとなる。
、第４図Ｖこ示す如きものとＩＪる。υ１」ち、ｎ、−
０、Ｌ、２、・・・・・・３０ について、第３１図図示の■または■または■またはぐ
、４）−！たは■でない条件”ＲＥＳＵＬＴ Ｎ０Ｔ
ＺＥＲ，０” は結局、いわば （（ＬＢ■ ｂｒ＋ｊ ■ （σ＋ｂ＋１ ＋ ｂ
＋ｚ＋４ ）なる演算をル＝０．１、・・・・・、３１
寸で行って、いずれかが論理「１」となることを検出す
れば足りることとなる。
第５図は本発明の一実施例構成コード決定回路を表わし
ている。図中の符号３はオペランドＯＰ１セット部、４
はオペランドＯＰ２セット部、５Ｕ：キャリ・ルック・
アヘッド・ロジック、６は結果非零検出ロジックを表わ
している。
ている。図中の符号３はオペランドＯＰ１セット部、４
はオペランドＯＰ２セット部、５Ｕ：キャリ・ルック・
アヘッド・ロジック、６は結果非零検出ロジックを表わ
している。
加算系演算の場合、図示０ＰＩＪ）ＡＴＡ の耐下位
ピントの下位に＋３２ビットを用意して論理「０」を附
加し、０）’２ＤＡＴＡにも同様に子３２ビットを用意
して論理「０」を附加して、夫々オペランド・セント部
３．４にセットされる。寸た減算系演算の場合には、図
示０ＰＩＤＡＴＡ には子３２ビツトとして論理［１」
が附加され、（丹Ｊ２Ｊ） Ａ Ｔ Ａにはビット反転
され／こ上で＋３２ビン］・とし′Ｃ論理ｒｌＪが附加
されて、夫々セントされるＯ キャリ・ルック・アヘッド・ロジック５は従来公知の如
く所望の出力を発生し、結果非零検出ロジック６は第４
図に関連して説明した処理を行う。
ピントの下位に＋３２ビットを用意して論理「０」を附
加し、０）’２ＤＡＴＡにも同様に子３２ビットを用意
して論理「０」を附加して、夫々オペランド・セント部
３．４にセットされる。寸た減算系演算の場合には、図
示０ＰＩＤＡＴＡ には子３２ビツトとして論理［１」
が附加され、（丹Ｊ２Ｊ） Ａ Ｔ Ａにはビット反転
され／こ上で＋３２ビン］・とし′Ｃ論理ｒｌＪが附加
されて、夫々セントされるＯ キャリ・ルック・アヘッド・ロジック５は従来公知の如
く所望の出力を発生し、結果非零検出ロジック６は第４
図に関連して説明した処理を行う。
そして、両者ロジックの出力にもとづいて、演算結果が
零でないことを高速度で判定するようにする。
零でないことを高速度で判定するようにする。
第６図は結果非零検出ロジックの一実施例構成を示す。
図中の符号ＯＰ ｌ ）ｙ 、ＵＰ １１−１・・・・
・は上述のビット ａｒＬ、ａ、ｒ＋、＋１・・−・・
・に対応し、０Ｐ２ｎ、、ＵＰ ２ ｒＬ＋ｉ ＝
・は同じくビットｂｒＬ％ ｂＩ）＋１ ” ’に対応
している。−［８ＵＢ は減算系の演算であるとき論
理「１」とされる。また ”／ ｒｂ 、７ ｔｈ＋１
は減算系演算時に０Ｐ２０ピント反転を行うＪＬ ０
１（・回路、８ルは（ｉル■ｂｒＬ）を行うＥＯＲ回路
、９□斗１は（ａｎ、−１−１＋ ｂ ｙＮ−１）
を行う０■（１回路、１０．Ｌは（”ＩＬ■ ＬＬ）
■ （αｒｂ＋１ ＋ ｂｎ＋１ ）を行うＥ
ＯＨ・回路、１１は全体を貫とめるためのＮ ＯＲ，
回路を表わしている。
・は上述のビット ａｒＬ、ａ、ｒ＋、＋１・・−・・
・に対応し、０Ｐ２ｎ、、ＵＰ ２ ｒＬ＋ｉ ＝
・は同じくビットｂｒＬ％ ｂＩ）＋１ ” ’に対応
している。−［８ＵＢ は減算系の演算であるとき論
理「１」とされる。また ”／ ｒｂ 、７ ｔｈ＋１
は減算系演算時に０Ｐ２０ピント反転を行うＪＬ ０
１（・回路、８ルは（ｉル■ｂｒＬ）を行うＥＯＲ回路
、９□斗１は（ａｎ、−１−１＋ ｂ ｙＮ−１）
を行う０■（１回路、１０．Ｌは（”ＩＬ■ ＬＬ）
■ （αｒｂ＋１ ＋ ｂｎ＋１ ）を行うＥ
ＯＨ・回路、１１は全体を貫とめるためのＮ ＯＲ，
回路を表わしている。
（ｌう 発明の詳細
な説明した如く、本発明によれば、結果が非零と々る状
態をより詳しく高速度で判定することが可能となる。寸
だいわば連続する２ビット分のみを調べてゆく状態をス
キャンさせた形をとればよく、回路構成も簡単となる。
態をより詳しく高速度で判定することが可能となる。寸
だいわば連続する２ビット分のみを調べてゆく状態をス
キャンさせた形をとればよく、回路構成も簡単となる。
第１図は本発明に用いるオペランドを説明する説明図、
第２図は第１図図示のオペランドの場合に演算した結果
が零となるパターンを説明する説明図、第３図は第２図
図示のパターンの存在を検出する条件を説明する説明図
、第４図（Ａ） （Ｂ）は−緒に彦って１つの図面を形
成している結果非零検出ロジックを説明する説明図、第
５図は本発明の一実施例構成コード決定回路、第６図は
第５図図示の結果非零検出ロジックの一実施例構成を示
す。 （２）中、ｌはオペランド看１．２はオペランド右手、
３．４はオペランド・セット部、５はキャリ・ルック・
アヘッド・ロジック、６は結果非零検出ロジックを表わ
している。 す１図 才Ｚｌ￥］ ”１３図
第２図は第１図図示のオペランドの場合に演算した結果
が零となるパターンを説明する説明図、第３図は第２図
図示のパターンの存在を検出する条件を説明する説明図
、第４図（Ａ） （Ｂ）は−緒に彦って１つの図面を形
成している結果非零検出ロジックを説明する説明図、第
５図は本発明の一実施例構成コード決定回路、第６図は
第５図図示の結果非零検出ロジックの一実施例構成を示
す。 （２）中、ｌはオペランド看１．２はオペランド右手、
３．４はオペランド・セット部、５はキャリ・ルック・
アヘッド・ロジック、６は結果非零検出ロジックを表わ
している。 す１図 才Ｚｌ￥］ ”１３図
Claims (1)
- 【特許請求の範囲】 演算を行った結果の条件コードを決定する条件コード決
定回路において、加算系の命令に対応して被加数および
加数の夫々に対して最下位ピントの下位に予め定めた論
理値を附加したオペランドを生成し、かつ減算系の命令
に対応して被減数および減数の各ビットの反転を行った
数の夫々に対して最下位ビットの下位に上記予め定めた
論理値の逆の論理値を附加したオペランドを生成するよ
う構成すると共に、上記オペランドを結果非零検出ロジ
ックとキャリールック・アヘッド・ロジックに供給する
よう構成されてなり、上記結果非零検出ロジックは、２
つのオペランドの各ビントニ対応して、 Ｅ ＯＲ６−ＶＯＲ，＋ ＥＯＨ，￥０１−１．２＋＝
・・、・・・・・・・・−１−ＥＯＨ，；、ＶＯＢ、ヵ
＋１なる演算を行うよう構成され、上記キャリ・ルック
・アヘッド・ロジックの結果と上記結果非零検出ロジッ
クの結果とにもとづいて、上記条件コードが非零である
ことを決定するようにしたことを特徴とする条件コード
決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229421A JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229421A JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121539A true JPS59121539A (ja) | 1984-07-13 |
| JPH0479014B2 JPH0479014B2 (ja) | 1992-12-14 |
Family
ID=16891958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229421A Granted JPS59121539A (ja) | 1982-12-28 | 1982-12-28 | 条件コ−ド決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121539A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208938A (ja) * | 1987-02-26 | 1988-08-30 | Hitachi Ltd | フラグ発生回路 |
| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
| EP0639032A2 (en) * | 1993-08-09 | 1995-02-15 | C-Cube Microsystems, Inc. | Structure and method for a multistandard video encoder/decoder |
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|---|---|---|---|---|
| JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
-
1982
- 1982-12-28 JP JP57229421A patent/JPS59121539A/ja active Granted
Patent Citations (2)
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| JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
| JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01277931A (ja) * | 1988-04-29 | 1989-11-08 | Nec Ic Microcomput Syst Ltd | 零検出回路 |
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| EP0639032A3 (en) * | 1993-08-09 | 1995-11-29 | C Cube Microsystems | Structure and method for a multi-standard image encoder / decoder. |
| US5598514A (en) * | 1993-08-09 | 1997-01-28 | C-Cube Microsystems | Structure and method for a multistandard video encoder/decoder |
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| US5740340A (en) * | 1993-08-09 | 1998-04-14 | C-Cube Microsystems, Inc. | 2-dimensional memory allowing access both as rows of data words and columns of data words |
| US6071004A (en) * | 1993-08-09 | 2000-06-06 | C-Cube Microsystems, Inc. | Non-linear digital filters for interlaced video signals and method thereof |
| US6122442A (en) * | 1993-08-09 | 2000-09-19 | C-Cube Microsystems, Inc. | Structure and method for motion estimation of a digital image by matching derived scores |
| US5910909A (en) * | 1995-08-28 | 1999-06-08 | C-Cube Microsystems, Inc. | Non-linear digital filters for interlaced video signals and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479014B2 (ja) | 1992-12-14 |
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