JPH01277931A - 零検出回路 - Google Patents
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- JPH01277931A JPH01277931A JP63108863A JP10886388A JPH01277931A JP H01277931 A JPH01277931 A JP H01277931A JP 63108863 A JP63108863 A JP 63108863A JP 10886388 A JP10886388 A JP 10886388A JP H01277931 A JPH01277931 A JP H01277931A
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- 238000000034 method Methods 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は同一の複数ビットを有する２個の２進数の間に
おける加算又は減算の結果が全ビットとも零になること
を、並列演算処理を導入して検出するように構成された
零検出回路に関する。
おける加算又は減算の結果が全ビットとも零になること
を、並列演算処理を導入して検出するように構成された
零検出回路に関する。
［従来の技術］
従来のこの種の零検出回路は、同一の複数ビットを有す
る２進数データについての加算又は減算の結果が最下位
ビット（ＬＳＢ）から最上位ピッ） （ＭＳＢ）までの
全ビットが零であることを、以下のようにして検出して
いる。
る２進数データについての加算又は減算の結果が最下位
ビット（ＬＳＢ）から最上位ピッ） （ＭＳＢ）までの
全ビットが零であることを、以下のようにして検出して
いる。
即ち、加算回路又は減算回路によってＬＳＢからＭＳＢ
まで順次に加算又は減算を行い、各ビットの演算結果を
ＮＯＲ回路に入力する。そして、ＬＳＢからＭＳＢまで
の演算が終了して、最終的にＮＯＲ回路から論理゛１”
が出力されたときに、加算又は減算の演算結果が全ビッ
トとも零であることを検出する。
まで順次に加算又は減算を行い、各ビットの演算結果を
ＮＯＲ回路に入力する。そして、ＬＳＢからＭＳＢまで
の演算が終了して、最終的にＮＯＲ回路から論理゛１”
が出力されたときに、加算又は減算の演算結果が全ビッ
トとも零であることを検出する。
［発明が解決しようとする課題］
しかしながら、上述した従来の零検出回路においては、
被演算データのビット数が増加すると、ＭＳＢの加算又
は減算の演算結果が出力されるまでに時間がかかり、こ
のため、演算結果の全ビットが零であることの検出が遅
れ、効率が悪い。
被演算データのビット数が増加すると、ＭＳＢの加算又
は減算の演算結果が出力されるまでに時間がかかり、こ
のため、演算結果の全ビットが零であることの検出が遅
れ、効率が悪い。
第５図（ａ）乃至（Ｃ）は、零検出の判定用のＮＯＲ回
路にダイナミックＮＯＲ回路を使用し、加算結果につい
て零検出を行う場合のタイムチャート図を示したもので
ある。
路にダイナミックＮＯＲ回路を使用し、加算結果につい
て零検出を行う場合のタイムチャート図を示したもので
ある。
ダイナミックＮＯＲ回路では、第５図（ａ）に示すよう
に、クロックパルスに同期してプリチャージ期間ｔ２と
サンプリング期間ｔ、とが交互に現われる。そして、サ
ンプリング期間ｔ８に入ると、第５図（ｂ）に示すよう
に、遅延時間ｔ２を経た後に加算回路から和出力信号が
出力される。
に、クロックパルスに同期してプリチャージ期間ｔ２と
サンプリング期間ｔ、とが交互に現われる。そして、サ
ンプリング期間ｔ８に入ると、第５図（ｂ）に示すよう
に、遅延時間ｔ２を経た後に加算回路から和出力信号が
出力される。
この遅延時間ｔ２は、ＬＳＢがちＭＳＢへのキャリーの
伝搬時間とＭＳＢの加算時間との和で決まる。更に、第
５図（ｃ）に示すように、ダイナミックＮＯＲ回路から
は、その演算時間で決まる遅延時間ｔ３を経た後に、零
検出判定用の出力信号が出力される。
伝搬時間とＭＳＢの加算時間との和で決まる。更に、第
５図（ｃ）に示すように、ダイナミックＮＯＲ回路から
は、その演算時間で決まる遅延時間ｔ３を経た後に、零
検出判定用の出力信号が出力される。
このように、従来の零検出回路では、サンプリング期間
ｔ１に入ってから合計（ｔ２ ＋ｔ３ ）の遅延を経た
後に、加算結果に関する零検出が行われる。特に、被演
算データのビット数が増加すると、ＬＳＢからＭＳＢへ
のキャリーの伝搬時間が長くなるので、上記遅延時間ｔ
２は必然的に大きくなり、零検出の時間的遅れは一層顕
著になる。
ｔ１に入ってから合計（ｔ２ ＋ｔ３ ）の遅延を経た
後に、加算結果に関する零検出が行われる。特に、被演
算データのビット数が増加すると、ＬＳＢからＭＳＢへ
のキャリーの伝搬時間が長くなるので、上記遅延時間ｔ
２は必然的に大きくなり、零検出の時間的遅れは一層顕
著になる。
なお、このような問題は減算結果に関する零検出を行う
場合にも全く同様にして生じる。
場合にも全く同様にして生じる。
本発明はかかる問題点に鑑みてなされたものであって、
被演算データのビット数が多い場合にも、加算又は減算
の結果が全ビットに亘って零であることを高効率及び高
速度で検出することができる零検出回路を提供すること
を目的とする。
被演算データのビット数が多い場合にも、加算又は減算
の結果が全ビットに亘って零であることを高効率及び高
速度で検出することができる零検出回路を提供すること
を目的とする。
［課題を解決するための手段］
本発明に係る零検出回路は、複数ビットの第１及び第２
の２進数の間の加算又は減算の結果が前記複数ビットに
亘って全て零になることを検出する零検出回路において
、前記第１及び第２の２進数の各ビットに対応して設け
られた演算段と、各段の演算段の出力が全て同一である
ことを検出する判定回路とを備え、各演算段は、その段
の前記第１及び第２の２進数のビットデータを入力する
論理積（ＡＮＤ）回路と、論理和の否定（ＮＯＲ）回路
と、排他的論理和（ＥＯＲ）回路と、その段の前記ＮＯ
Ｒ回路及び次段のＮＯＲ回路の各出力の論理積、その段
の前記ＮＯＲ回路及び次段のＡＮＤ回路の各出力の論理
積、その段の前記ＡＮＤ回路及び次段のＥＯＲ回路の各
出力の論理積、並びにその段の前記ＥＯＲ回路及び次段
のＥＯＲ回路の各出力の論理積について論理和の否定を
とる論理回路手段を有することを特徴とする。
の２進数の間の加算又は減算の結果が前記複数ビットに
亘って全て零になることを検出する零検出回路において
、前記第１及び第２の２進数の各ビットに対応して設け
られた演算段と、各段の演算段の出力が全て同一である
ことを検出する判定回路とを備え、各演算段は、その段
の前記第１及び第２の２進数のビットデータを入力する
論理積（ＡＮＤ）回路と、論理和の否定（ＮＯＲ）回路
と、排他的論理和（ＥＯＲ）回路と、その段の前記ＮＯ
Ｒ回路及び次段のＮＯＲ回路の各出力の論理積、その段
の前記ＮＯＲ回路及び次段のＡＮＤ回路の各出力の論理
積、その段の前記ＡＮＤ回路及び次段のＥＯＲ回路の各
出力の論理積、並びにその段の前記ＥＯＲ回路及び次段
のＥＯＲ回路の各出力の論理積について論理和の否定を
とる論理回路手段を有することを特徴とする。
［作用コ
先ず、本発明に係る零検出回路の零検出原理について説
明する。
明する。
第１表及び第２表は、複数ビットを有する２進数Ａ及び
Ｂの間で加算を行う場合、その演算結果が前記複数ビッ
トの全ビットについて零になる例を示したものである。
Ｂの間で加算を行う場合、その演算結果が前記複数ビッ
トの全ビットについて零になる例を示したものである。
なお、被加数Ａ及び加数Ｂは、下表では８ビツトで示し
ている。
ている。
第１表 第２表
これらの第１表及び第２表を参照することによっても明
らかなように、複数ビットのデータ間の加算結果が被加
数Ａ及び加数Ｂに対応するＬＳＢからＭＳＢまでの全ビ
ットが零となる場合に、１つの規則性を見い出すことが
できる。
らかなように、複数ビットのデータ間の加算結果が被加
数Ａ及び加数Ｂに対応するＬＳＢからＭＳＢまでの全ビ
ットが零となる場合に、１つの規則性を見い出すことが
できる。
第４図（ａ）乃至（ｃ）を参照して、この規則性につい
て説明する。これらの図において、ブロックの上段に被
加数Ａのビットデータを、また下段に加数Ｂのとットデ
ータを示す。また、説明の都合上、Ａ及びＢの第ｉビッ
ト（ｉは自然数）のデータの組み合わせを（Ａ＋、Ｂ１
）と表すことにする。即ち、 ■ （Ａ＋ 、Ｂ＋ ）＝ （０，Ｏ）の場合、第４図
（ａ＞に示すように、 （ＡＩ −１−＋ 、Ｂ＋ 十ｔ ）＝ （０，Ｏ）で
なければならないか ・・・・・・第
１の条件又は（ＡＩ ＋＋ 、Ｂｔ ＋＋ ）＝ （１
，１）でなければならない。 ・・・・・
・第２の条件■ （ＡＩ 、Ｂｌ ）＝ （１，１）の
場合、第４図（ｂ）に示すように、 （ＡＩ ＋１ 、 Ｂｔ ＋＋ ） ＝ （０，１）又
は（１，Ｏ）でなければならない。・・・・・・第３の
条件■ （ＡＩ 、Ｂｔ ）＝ （１，Ｏ）又は（０，
１）の場合、第４図（Ｃ）に示すように、 （ＡＩ ＋＋ 、Ｂｔ ＋＋ ）＝ （１，Ｏ）又は（
０，１）でなければならない。・・・・・・第４の条件
■ 最下位ビットＬＳＢの組み合わせは、（Ａ１、Ｂｌ
）≠（１，Ｏ）又は（０，１）でなければならない。
て説明する。これらの図において、ブロックの上段に被
加数Ａのビットデータを、また下段に加数Ｂのとットデ
ータを示す。また、説明の都合上、Ａ及びＢの第ｉビッ
ト（ｉは自然数）のデータの組み合わせを（Ａ＋、Ｂ１
）と表すことにする。即ち、 ■ （Ａ＋ 、Ｂ＋ ）＝ （０，Ｏ）の場合、第４図
（ａ＞に示すように、 （ＡＩ −１−＋ 、Ｂ＋ 十ｔ ）＝ （０，Ｏ）で
なければならないか ・・・・・・第
１の条件又は（ＡＩ ＋＋ 、Ｂｔ ＋＋ ）＝ （１
，１）でなければならない。 ・・・・・
・第２の条件■ （ＡＩ 、Ｂｌ ）＝ （１，１）の
場合、第４図（ｂ）に示すように、 （ＡＩ ＋１ 、 Ｂｔ ＋＋ ） ＝ （０，１）又
は（１，Ｏ）でなければならない。・・・・・・第３の
条件■ （ＡＩ 、Ｂｔ ）＝ （１，Ｏ）又は（０，
１）の場合、第４図（Ｃ）に示すように、 （ＡＩ ＋＋ 、Ｂｔ ＋＋ ）＝ （１，Ｏ）又は（
０，１）でなければならない。・・・・・・第４の条件
■ 最下位ビットＬＳＢの組み合わせは、（Ａ１、Ｂｌ
）≠（１，Ｏ）又は（０，１）でなければならない。
・・・・・・第５の条件但し、ＬＳ
Ｂのさらに下位側にビットを拡張し、この値を“０”と
することにより、ＬＳＢに対する特別な考慮を必要とし
なくて済む。
Ｂのさらに下位側にビットを拡張し、この値を“０”と
することにより、ＬＳＢに対する特別な考慮を必要とし
なくて済む。
従って、２進数Ａ及びＢの各ビット対に対して上述した
第１乃至４の条件、又は必要に応じて第１乃至第５の条
件が満たされているか否かを判定すれば、Ａ及び８間の
加算又は減算の結果が全ビットに亘って零になるか否か
を検出することができる。
第１乃至４の条件、又は必要に応じて第１乃至第５の条
件が満たされているか否かを判定すれば、Ａ及び８間の
加算又は減算の結果が全ビットに亘って零になるか否か
を検出することができる。
本発明は上述した第１乃至第４の条件、又は必要に応じ
て第１乃至第５の条件を論理回路に具現化したものであ
る。即ち、被加数Ａ及び加数Ｂの同一の各ビット対に対
応する演算段において、先ず、同一ビットのデータの組
み合わせ（Ａ、。
て第１乃至第５の条件を論理回路に具現化したものであ
る。即ち、被加数Ａ及び加数Ｂの同一の各ビット対に対
応する演算段において、先ず、同一ビットのデータの組
み合わせ（Ａ、。
Ｂｌ）において、ＡＮＤ回路により（ＡＩ、Ｂ１）＝（
１，１）であるか、ＮＯＲ回路により（Ａ１゜Ｂｌ）＝
（０，０）であるか、また、ＥＯＲ回路により（ＡＩ
、Ｂ＋ ）＝ （１，Ｏ）又は（０，１）であるかが判
定される。
１，１）であるか、ＮＯＲ回路により（Ａ１゜Ｂｌ）＝
（０，０）であるか、また、ＥＯＲ回路により（ＡＩ
、Ｂ＋ ）＝ （１，Ｏ）又は（０，１）であるかが判
定される。
そして、各段において、
（ａ）第ｉビットのＮＯＲ回路及び第（ｉ＋１）ビット
のＮＯＲ回路の各出力の論理積をとることにより、前記
第１の条件が満たされているか否かが判定され、 （ｂ）第ｉビットのＮＯＲ回路及び第（ｉ＋１）ビット
のＡＮＤ回路の各出力の論理積をとることにより、前記
第２の条件が満たされているか否かが判定され、 （ｃ）第ｉビットのＡＮＤ回路及び第（ｉ＋１）ビット
のＦＯＲ回路の各出力の論理積をとることにより、前記
第３の条件が満たされているか否かが判定され、 （ｄ）第ｉビットのＥＯＲ回路及び第（ｉ＋１）ビット
のＥＯＲ回路の各出力の論理積をとることにより、前記
第４の条件が満たされているか否かが判定される。
のＮＯＲ回路の各出力の論理積をとることにより、前記
第１の条件が満たされているか否かが判定され、 （ｂ）第ｉビットのＮＯＲ回路及び第（ｉ＋１）ビット
のＡＮＤ回路の各出力の論理積をとることにより、前記
第２の条件が満たされているか否かが判定され、 （ｃ）第ｉビットのＡＮＤ回路及び第（ｉ＋１）ビット
のＦＯＲ回路の各出力の論理積をとることにより、前記
第３の条件が満たされているか否かが判定され、 （ｄ）第ｉビットのＥＯＲ回路及び第（ｉ＋１）ビット
のＥＯＲ回路の各出力の論理積をとることにより、前記
第４の条件が満たされているか否かが判定される。
なお、必要に応じて、ＬＳＢのＥＯＲ回路の出力をとる
ことにより、前記第５の条件が満たされているかが判定
される。
ことにより、前記第５の条件が満たされているかが判定
される。
更に、上述した各論理積に対する論理和の否定をとるこ
とにより、第ｉビットに対応する演算段（１段目の演算
段）において、前記第１乃至第４の条件のうちいずれか
の条件が満たされているか否かが判定される。即ち、前
記第１乃至第４の条件のうちいずれかが満たされていれ
ば、論理和の否定は論理′０”となる、これにより、１
段目の演算段において、第ｉビットと第（ｉ＋１）ビッ
トの２組のデータ対の間で加算結果が零となるための条
件が満たされていることが判定される。
とにより、第ｉビットに対応する演算段（１段目の演算
段）において、前記第１乃至第４の条件のうちいずれか
の条件が満たされているか否かが判定される。即ち、前
記第１乃至第４の条件のうちいずれかが満たされていれ
ば、論理和の否定は論理′０”となる、これにより、１
段目の演算段において、第ｉビットと第（ｉ＋１）ビッ
トの２組のデータ対の間で加算結果が零となるための条
件が満たされていることが判定される。
更にまた、各段の論理和の否定の出力信号を夫々判定回
路に入力して各段の出力信号が全て同一であるか否かを
判定するための論理演算を行うことにより、加算結果が
２進数Ａ及びＢに対応するＬＳＢからＭＳＢまで全て零
であるか否かを判定することができる０例えば、判定回
路をＮＯＲ回路で構成すれば、各ビット間の加算結果が
ＬＳＢからＭＳＢまで全て零となり、この結果、各段の
論理和の否定の出力信号が全て論理“０″′となるとき
のみ、判定結果として論理“１”の信号が出力される。
路に入力して各段の出力信号が全て同一であるか否かを
判定するための論理演算を行うことにより、加算結果が
２進数Ａ及びＢに対応するＬＳＢからＭＳＢまで全て零
であるか否かを判定することができる０例えば、判定回
路をＮＯＲ回路で構成すれば、各ビット間の加算結果が
ＬＳＢからＭＳＢまで全て零となり、この結果、各段の
論理和の否定の出力信号が全て論理“０″′となるとき
のみ、判定結果として論理“１”の信号が出力される。
なお、この場合、前記第５の条件も考慮するために、Ｌ
ＳＨに対応する初段のＥＯＲ回路の出力を判定回路の、
例えばＮＯＲ回路に入力することもできる。
ＳＨに対応する初段のＥＯＲ回路の出力を判定回路の、
例えばＮＯＲ回路に入力することもできる。
本発明に係る零検出回路は、上述した加算だけでなく、
減算においても演算結果が全ビットとも零であることを
検出することができる。即ち、前記第５の条件の項目で
述べた拡張ビットにボローを入力することにより、減算
結果が全ビットに亘って零であることを検出することが
できる。
減算においても演算結果が全ビットとも零であることを
検出することができる。即ち、前記第５の条件の項目で
述べた拡張ビットにボローを入力することにより、減算
結果が全ビットに亘って零であることを検出することが
できる。
従って、本発明によれば、被演算データのビット数の多
少にかかわらず、加算又は減算の結果が全ビットに亘っ
て零であることを高効率及び高速度で検出することがで
きる。
少にかかわらず、加算又は減算の結果が全ビットに亘っ
て零であることを高効率及び高速度で検出することがで
きる。
［実施例］
以下、添付の図面を参照して、本発明を加算演算用の零
検出回路に適用した実施例について説明する。
検出回路に適用した実施例について説明する。
第１図は本実施例回路のブロック図である。被加数Ａ及
び加数Ｂはともにｎビット（ｎ≧２）で構成されており
、これらは、 と夫々表わされる。但し、ｋは自然数である。なお、Ａ
ｎ＋１＋Ｂｎ＋１は第ｎビットから桁上げが生じた場合
に形成される第（ｎ＋１）ビットのデータである。
び加数Ｂはともにｎビット（ｎ≧２）で構成されており
、これらは、 と夫々表わされる。但し、ｋは自然数である。なお、Ａ
ｎ＋１＋Ｂｎ＋１は第ｎビットから桁上げが生じた場合
に形成される第（ｎ＋１）ビットのデータである。
そして、これらのＡ及びＢの各ビットに対応して設けら
れている条件検出回路１０１，１０２ 。
れている条件検出回路１０１，１０２ 。
１０３、−”・、１０ｎにより、ＬＳＢからＭＳＢの各
データ対である（Ａｔ 、 Ｂｔ ）、 （Ａ２ 。
データ対である（Ａｔ 、 Ｂｔ ）、 （Ａ２ 。
Ｂ２ ）、 （Ａ３ 、８ｓ ）、 −−、（Ａｎ
、 Ｂｎ ）に関する所定の論理演算が夫々行われ、こ
れにより、各ビットにおいて加算結果が零となるいずれ
かの条件が満たされているか否かが判定される。
、 Ｂｎ ）に関する所定の論理演算が夫々行われ、こ
れにより、各ビットにおいて加算結果が零となるいずれ
かの条件が満たされているか否かが判定される。
ここで、ＬＳＢのデータ対（Ａ＋ 、Ｂｔ ）に対応し
て設けられた条件検出回路１０１を例にとって説明すれ
ば、この条件検出回路１０１は以下のような構成及び機
能を有している。
て設けられた条件検出回路１０１を例にとって説明すれ
ば、この条件検出回路１０１は以下のような構成及び機
能を有している。
即ち、初段の条件検出回路１０１は、ＬＳＢのデータＡ
Ｉ、Ｂｌを夫々入力するＡＮＤ回路、ＮＯＲ回路及びＥ
ＯＲ回路（いずれも第２図参照）を有すると共に、この
段の検出回路１０１のＮ。
Ｉ、Ｂｌを夫々入力するＡＮＤ回路、ＮＯＲ回路及びＥ
ＯＲ回路（いずれも第２図参照）を有すると共に、この
段の検出回路１０１のＮ。
Ｒ回路及び第２ビツトのデータ対（Ａ２ 、 Ｂ２ ）
に対応して設けられた２段目の条件検出回路１０２のＮ
ＯＲ回路（図示せず）の各出力信号の論理積、この段の
検出回路１０１のＮＯＲ回路及び２段目の検出回路１０
２のＡＮＤ回路（図示せず）の各出力信号の論理積、こ
の段の検出回路１０１のＡＮＤ回路及び２段目の検出回
路１０２のＥＯＲ回路（図示せず）の各出力信号の論理
積並びにこの段の検出回路１０１のＥＯＲ回路及び２段
目の検出回路１０２のＥＯＲ回路（図示せず）の各出力
信号の論理積に関して論理和の否定をとる論理回路手段
を備えている。
に対応して設けられた２段目の条件検出回路１０２のＮ
ＯＲ回路（図示せず）の各出力信号の論理積、この段の
検出回路１０１のＮＯＲ回路及び２段目の検出回路１０
２のＡＮＤ回路（図示せず）の各出力信号の論理積、こ
の段の検出回路１０１のＡＮＤ回路及び２段目の検出回
路１０２のＥＯＲ回路（図示せず）の各出力信号の論理
積並びにこの段の検出回路１０１のＥＯＲ回路及び２段
目の検出回路１０２のＥＯＲ回路（図示せず）の各出力
信号の論理積に関して論理和の否定をとる論理回路手段
を備えている。
ＬＳＨのデータ対（Ａｔ、Ｂｌ）及び第２ビツトのデー
タ対（Ａ２１８２）の間において、加算結果が零となる
ための既述の第１乃至第４の条件のいずれかの条件が満
たされているときにのみ、前記論理回路手段から検出信
号Ｓ１として論理“０”が出力される。
タ対（Ａ２１８２）の間において、加算結果が零となる
ための既述の第１乃至第４の条件のいずれかの条件が満
たされているときにのみ、前記論理回路手段から検出信
号Ｓ１として論理“０”が出力される。
なお、他のデータ対（Ａ２．Ｂ２ ）、（Ａ３ 。
Ｂ３ ） 、−−−・−、及びＭＳＢのデータ対（Ａｎ
、Ｂ。）に対応して夫々設けられている条件検出回路１
０２．１０３．・・・・・・、１０ｆｉも、初段の条件
検出回路１０１と実質的に同一の構成及び機能を有して
いる。
、Ｂ。）に対応して夫々設けられている条件検出回路１
０２．１０３．・・・・・・、１０ｆｉも、初段の条件
検出回路１０１と実質的に同一の構成及び機能を有して
いる。
そして、条件検出回路１０１，１０２．１０３ 。
・・・・・・、１０ｎに設けられている論理回路手段の
検出信号Ｓ １ ＋ Ｂ２１ Ｂ９ ＋・・・・・・、
Ｓｎは、ダイナミックＮＯＲ回路により構成された判定
回路３０に入力される。検出信号Ｓ１乃至Ｓｎが全て論
理“０パであれば判定回路３０は出力信号ＯＵＴとして
論理“１″を出力し、これにより、ｎビットの２進数Ａ
及びＢの加算結果がｎビットとも零となることが判定さ
れる。
検出信号Ｓ １ ＋ Ｂ２１ Ｂ９ ＋・・・・・・、
Ｓｎは、ダイナミックＮＯＲ回路により構成された判定
回路３０に入力される。検出信号Ｓ１乃至Ｓｎが全て論
理“０パであれば判定回路３０は出力信号ＯＵＴとして
論理“１″を出力し、これにより、ｎビットの２進数Ａ
及びＢの加算結果がｎビットとも零となることが判定さ
れる。
第２図は本実施例回路の具体的構成を示す回路図である
。
。
ＬＳＢのデータのデータ対（Ａ＋、Ｂ＋）に対応して設
けられた初段の条件検出回路１０□に着目して説明する
と、データＡＩ 、Ｂｌは共に、ＮＯＲ回路２１．ＥＯ
Ｒ回路２２並びにＮＡＮＤＡＮＤ回路ンバータからなる
ＡＮＤ回路２３に入力される。
けられた初段の条件検出回路１０□に着目して説明する
と、データＡＩ 、Ｂｌは共に、ＮＯＲ回路２１．ＥＯ
Ｒ回路２２並びにＮＡＮＤＡＮＤ回路ンバータからなる
ＡＮＤ回路２３に入力される。
そして、初段の検出回路１０１のＮＯＲ回路２１の出力
信号ｘ１及び第２ビツトのデータ対（Ａ２ 、 Ｂ２
）に対応して設けられた２段目の検出回路１０２のＮＯ
Ｒ回路（図示せず）の出力信号ｙ１はＮＡＮＤ回路２４
に入力される。また、初段の検出回路１０１のＮＯＲ回
路２１の出力信号Ｘ、及び２段目の検出回路１０２のＡ
ＮＤ回路（図示せず）の出力信号ｙ３はＮＡＮＤ回路２
５に入力される。また、初段の検出回路１０□のＡＮＤ
回路２３の出力信号ｘ３及び２段目の検出回路１０□の
ＥＯＲ回路（図示せず）の出力信号ｙ２はＮＡＮＤ回路
２７に入力される。更に、初段の検出回路１０１のＥＯ
Ｒ回路２３の出力信号ｘ２及び２段目の検出回路１０２
のＦＯＲ回路の出力信号ｙ２はＮＡＮＤ回路２６に入力
される。
信号ｘ１及び第２ビツトのデータ対（Ａ２ 、 Ｂ２
）に対応して設けられた２段目の検出回路１０２のＮＯ
Ｒ回路（図示せず）の出力信号ｙ１はＮＡＮＤ回路２４
に入力される。また、初段の検出回路１０１のＮＯＲ回
路２１の出力信号Ｘ、及び２段目の検出回路１０２のＡ
ＮＤ回路（図示せず）の出力信号ｙ３はＮＡＮＤ回路２
５に入力される。また、初段の検出回路１０□のＡＮＤ
回路２３の出力信号ｘ３及び２段目の検出回路１０□の
ＥＯＲ回路（図示せず）の出力信号ｙ２はＮＡＮＤ回路
２７に入力される。更に、初段の検出回路１０１のＥＯ
Ｒ回路２３の出力信号ｘ２及び２段目の検出回路１０２
のＦＯＲ回路の出力信号ｙ２はＮＡＮＤ回路２６に入力
される。
４人力ＮＡＮＤ回路及びインバータから構成される４人
力ＡＮＤ回路２８は、上述したＮＡＮＤ回路２４乃至２
６の出力信号ｚｌ乃至ｚ４を入力として、検出信号Ｓ１
をダイナミックＮＯＲ回路３０に出力する。この際、Ｌ
ＳＢのデータ対（Ａ１．Ｂｌ）が既述の第５の条件を満
たすか否かを判定するために、ＥＯＲ回路２２の出力信
号ｘ２も前記検出信号Ｓ１と略同時にダイナミックＮＯ
Ｒ回路３０に出力される。
力ＡＮＤ回路２８は、上述したＮＡＮＤ回路２４乃至２
６の出力信号ｚｌ乃至ｚ４を入力として、検出信号Ｓ１
をダイナミックＮＯＲ回路３０に出力する。この際、Ｌ
ＳＢのデータ対（Ａ１．Ｂｌ）が既述の第５の条件を満
たすか否かを判定するために、ＥＯＲ回路２２の出力信
号ｘ２も前記検出信号Ｓ１と略同時にダイナミックＮＯ
Ｒ回路３０に出力される。
ここで、ＬＳＢのデータ対（Ａｓ ＋ Ｂｔ ）及び第
２ビツトのデータ対（Ａ２．Ｂ２ ）の間において、加
算結果が零となる既述の第１乃至第４の条件のうちいず
れか１つの条件が満たされていれば、検出信号Ｓ１は論
理“０゛°となる。
２ビツトのデータ対（Ａ２．Ｂ２ ）の間において、加
算結果が零となる既述の第１乃至第４の条件のうちいず
れか１つの条件が満たされていれば、検出信号Ｓ１は論
理“０゛°となる。
なお、２段目以降の条件検出回路１０２乃至１０、も、
初段の条件検出回路１０１と実質的に同一に構成されて
おり、各４人力ＡＮＤ回路（図示せず）から検出信号Ｓ
２乃至Ｓ、がダイナミックＮＯＲ回路３０に出力される
。
初段の条件検出回路１０１と実質的に同一に構成されて
おり、各４人力ＡＮＤ回路（図示せず）から検出信号Ｓ
２乃至Ｓ、がダイナミックＮＯＲ回路３０に出力される
。
また、上述した４個のＮＡＮＤ回路２４乃至２７及び４
人力ＡＮＤ回路２８は、４個のＡＮＤ回路及びこれらの
ＡＮＤ回路の各出力信号を入力とする４人力ＮＯＲ回路
に代替することができるのは勿論である。
人力ＡＮＤ回路２８は、４個のＡＮＤ回路及びこれらの
ＡＮＤ回路の各出力信号を入力とする４人力ＮＯＲ回路
に代替することができるのは勿論である。
ダイナミックＮＯＲ回路３０は、プリチャージとサンプ
リングを交互に繰り返すことにより、出力信号ｘ２及び
検出信号Ｓ１乃至Ｓ１に対する論理和の否定をとるＮＯ
Ｒ回路であり、初段の検出回路１０１のＥＯＲ回路２２
の出力信号ｘ２を入力とする判定用入力回路３０ｏ、初
段から最終段の検出回路１０．乃至１０．より夫々出力
される検出信号Ｓｌ乃至Ｓ０を入力とする判定用入力回
路３０里乃至３０．及びこれらの判定用入力回路３０ｏ
乃至３０．を駆動制御する制御回路３１を備えている。
リングを交互に繰り返すことにより、出力信号ｘ２及び
検出信号Ｓ１乃至Ｓ１に対する論理和の否定をとるＮＯ
Ｒ回路であり、初段の検出回路１０１のＥＯＲ回路２２
の出力信号ｘ２を入力とする判定用入力回路３０ｏ、初
段から最終段の検出回路１０．乃至１０．より夫々出力
される検出信号Ｓｌ乃至Ｓ０を入力とする判定用入力回
路３０里乃至３０．及びこれらの判定用入力回路３０ｏ
乃至３０．を駆動制御する制御回路３１を備えている。
また、これらの判定用入力回路３０ｏ乃至３０、は、い
ずれも直列接続の２個のＮチャネルＭＯＳＦＥＴで構成
されている。即ち、高電位側のＮチャネルＭＯＳＦＥＴ
は、プリチャージによりダイナミック保持ライン３３を
介して電源電位ＶＣＣと実質的に等しい電位がそのトレ
イン電極に印加され、また、サンプリングの際、そのゲ
ート電極に出力信号ｘ２又は検出信号Ｓ１乃至Ｓゎのい
ずれかが入力される。一方、アース側のＮチャネルＭＯ
Ｓ Ｆ ＥＴは、サンプリングの際、ゲート接続ライン
３４を介してそのゲート電極にサンプリング用の正電位
のパルスが入力される。
ずれも直列接続の２個のＮチャネルＭＯＳＦＥＴで構成
されている。即ち、高電位側のＮチャネルＭＯＳＦＥＴ
は、プリチャージによりダイナミック保持ライン３３を
介して電源電位ＶＣＣと実質的に等しい電位がそのトレ
イン電極に印加され、また、サンプリングの際、そのゲ
ート電極に出力信号ｘ２又は検出信号Ｓ１乃至Ｓゎのい
ずれかが入力される。一方、アース側のＮチャネルＭＯ
Ｓ Ｆ ＥＴは、サンプリングの際、ゲート接続ライン
３４を介してそのゲート電極にサンプリング用の正電位
のパルスが入力される。
次に、上述したダイナミックＮＯＲ回路３０の動作につ
いて説明する。
いて説明する。
プリチャージ制御信号としての負電位のクロックパルス
φ２がプリチャージ用ＰチャネルＭＯＳＦＥＴ３２に入
力されると、このＭＯＳＦＥＴ３２がオンし、これによ
り、ダイナミック保持ライン３３の電位は略々電源電位
ＶＣＣに保持される。
φ２がプリチャージ用ＰチャネルＭＯＳＦＥＴ３２に入
力されると、このＭＯＳＦＥＴ３２がオンし、これによ
り、ダイナミック保持ライン３３の電位は略々電源電位
ＶＣＣに保持される。
但し、プリチャージ期間はｔｐである［第３図（ａ）参
照］。続いて、サンプリング制御信号として正電位のク
ロックパルスφｌがサンプリング期間 ｔ、中、ゲート
接続ライン３４に供給されると、アース側の（ｎ＋１）
個のＮチャネルＭＯＳＦＥＴはいずれもオンとなる。な
お、このクロックパルスφ１．φ２は同一のパルス信号
であってもよい。
照］。続いて、サンプリング制御信号として正電位のク
ロックパルスφｌがサンプリング期間 ｔ、中、ゲート
接続ライン３４に供給されると、アース側の（ｎ＋１）
個のＮチャネルＭＯＳＦＥＴはいずれもオンとなる。な
お、このクロックパルスφ１．φ２は同一のパルス信号
であってもよい。
このとき、ＥＯＲ回路２２及び各条件検出回路Ｌｏｔ乃
至１０７から出力信号ｘ２及び検出信号Ｓ１乃至Ｓｎが
対応する判定用入力回路３０ｏ乃至３０ｎの高電位側の
ＮチャネルＭＯＳトランジスタのゲート電極に夫々入力
されると、ダイナミックＮＯＲ回路３０はこれらの出力
信号ｘ２及び検出信号Ｓ１乃至Ｓｎに関する論理和の否
定をとって、出力バッファ回路３５を介して出力信号Ｏ
ＵＴを出力する。
至１０７から出力信号ｘ２及び検出信号Ｓ１乃至Ｓｎが
対応する判定用入力回路３０ｏ乃至３０ｎの高電位側の
ＮチャネルＭＯＳトランジスタのゲート電極に夫々入力
されると、ダイナミックＮＯＲ回路３０はこれらの出力
信号ｘ２及び検出信号Ｓ１乃至Ｓｎに関する論理和の否
定をとって、出力バッファ回路３５を介して出力信号Ｏ
ＵＴを出力する。
即ち、出力信号ｘ２及び検出信号Ｓ１乃至Ｓｎがいずれ
も論理“′０゛′のときにのみ、高電位側の（ｎ＋１）
個のＮチャネルＭＯ３ＦＥＴは全てオフとなるので、電
源電位■ｃｃと略等しい電位がダイナミック保持ライン
３３を介して出力バッファ３５に供給され、これにより
、出力信号ＯＵＴとして論理゛′１°°が出力される。
も論理“′０゛′のときにのみ、高電位側の（ｎ＋１）
個のＮチャネルＭＯ３ＦＥＴは全てオフとなるので、電
源電位■ｃｃと略等しい電位がダイナミック保持ライン
３３を介して出力バッファ３５に供給され、これにより
、出力信号ＯＵＴとして論理゛′１°°が出力される。
従って、論理“１”の出力信号ＯＵＴが得られることに
より、被加数Ａ及び加数Ｂの間の加算結果がＬＳＢから
ＭＳＢまで全て零となることが判定される。
より、被加数Ａ及び加数Ｂの間の加算結果がＬＳＢから
ＭＳＢまで全て零となることが判定される。
第３図（ａ＞及び（ｂ）は、上述した本実施例回路によ
り加算結果について零検出を行う場合のタイムチャート
図を示したものである。
り加算結果について零検出を行う場合のタイムチャート
図を示したものである。
ダイナミックＮＯＲ回路３０には、第３図（ａ）に示す
ように、プリチャージ制御用の負電位パルス（プリチャ
ージ期間−１，）及びサンプリング制御用の正電位のパ
ルス（サンプリング期間＝ｔ、）が交互に現れるクロッ
クパルスφ１．φ２が供給される。
ように、プリチャージ制御用の負電位パルス（プリチャ
ージ期間−１，）及びサンプリング制御用の正電位のパ
ルス（サンプリング期間＝ｔ、）が交互に現れるクロッ
クパルスφ１．φ２が供給される。
そして、サンプリング期間ｔ、に入ると、第３図（ｂ）
に示すように、遅延時間ｔ１を経た後、ダイナミックＮ
ＯＲ回路３０から出力信号ＯＵＴが出力される。
に示すように、遅延時間ｔ１を経た後、ダイナミックＮ
ＯＲ回路３０から出力信号ＯＵＴが出力される。
本実施例の場合、ｎ段の条件検出回路１０１乃至１０ｎ
の論理演算は並列的に行われるので、上記遅延時間ｔ１
は、この並列演算処理に要される実質的に短い時間とダ
イナミックＮ ＯＲ回路３０の演算時間との和で決まる
。このために、本実施例回路は従来方式に比して（（ｔ
２＋ｔ３）−七１） ［第５図（ｂ）及び（ｃ）参照コ
だけ演算時間を短縮することができる。
の論理演算は並列的に行われるので、上記遅延時間ｔ１
は、この並列演算処理に要される実質的に短い時間とダ
イナミックＮ ＯＲ回路３０の演算時間との和で決まる
。このために、本実施例回路は従来方式に比して（（ｔ
２＋ｔ３）−七１） ［第５図（ｂ）及び（ｃ）参照コ
だけ演算時間を短縮することができる。
ここにおいて、上述した実施例回路では、制御回路とし
てダイナミックＮＯＲ回路３０を使用しているが、この
外に、スタテックＮＯＲ回路を使用することによりプリ
チャージ期間で零検出を行うこともできる。
てダイナミックＮＯＲ回路３０を使用しているが、この
外に、スタテックＮＯＲ回路を使用することによりプリ
チャージ期間で零検出を行うこともできる。
また、本実施例に係る零検出回路は、上述した加算だけ
でなく、減算においても演算結果が全ビットとも零であ
ることを検出することができる。
でなく、減算においても演算結果が全ビットとも零であ
ることを検出することができる。
即ち、ＬＳＢの更に下位側にビットを拡張し、この拡張
ビットにボローを入力することにより減算結果が全ビッ
トに亘って零であることを検出することができる。
ビットにボローを入力することにより減算結果が全ビッ
トに亘って零であることを検出することができる。
［発明の効果］
以上説明したように、本発明によれば、同一の複数ビッ
トを有する２つの２進数の各ビットのデータを対応する
複数段の条件検出回路に同時に入力し、これらの複数段
の条件検出回路で並列的論理演算を行うことにより零検
出用の検出信号を夫々出力し、これらの検出信号をＮＯ
Ｒ回路に入力して論理和の否定をとることにより前記２
つの２進数間における加算又は減算の結果が全ビットに
亘って零になることを検出するようにしているので、従
来のように加算又は減算の結果が出力されるのを待つ必
要がなく、このために、ビット数が増大しても、前記２
つの２進数間における加算又は減算の結果に関する零検
出を高効率及び高速度で行うことができる。
トを有する２つの２進数の各ビットのデータを対応する
複数段の条件検出回路に同時に入力し、これらの複数段
の条件検出回路で並列的論理演算を行うことにより零検
出用の検出信号を夫々出力し、これらの検出信号をＮＯ
Ｒ回路に入力して論理和の否定をとることにより前記２
つの２進数間における加算又は減算の結果が全ビットに
亘って零になることを検出するようにしているので、従
来のように加算又は減算の結果が出力されるのを待つ必
要がなく、このために、ビット数が増大しても、前記２
つの２進数間における加算又は減算の結果に関する零検
出を高効率及び高速度で行うことができる。
第１図は本発明の実施例回路を示すブロック図、第２図
は第１図における実施例回路の回路構成例を示す回路図
、第３図（ａ）及び（ｂ）は第２図における回路の動作
を示すタイムチャート図であって、第３図（ａ）はクロ
ックパルス、第３図（ｂ）はダイナミックＮＯＲ回路の
出力信号、第４図（ａ）乃至（Ｃ）は本発明の零検出原
理を示す模式図であって、第４図（ａ）は零検出が成立
するための第１及び第２の条件を説明する模式図、第４
図（ｂ）は同じく第３の条件を説明する模式図、第４図
（ｃ）は同じく第４の条件を説明する模式図、第５図（
ａ）乃至（Ｃ）は従来例における回路の動作を示すタイ
ムチャート図であって、第５図（ａ）はクロックパルス
、第５図（ｂ）は和出力信号、第５図（Ｃ）はダイナミ
ックＮＯＲ回路の出力信号である。 １０に乃至１０ｎ ；条件検出回路、２１；Ｎ。 Ｒ回路、２２；ＥＯＲ回路、２３．ＡＮＤ回路、２４乃
至２７ 、ＮＡＮＤ回路、２８；４人力ＡＮＤ回路、３
０；ダイナミックＮＯＲ回路（判定回路）、３０ｏ乃至
３０ｏ ；判定用入力回路、３５；出力バッファ回路、
Ａ１乃至Ａｏ；２進数Ａのビットデータ、Ｂ１乃至Ｂｎ
：２進数Ｂのビットデータ、Ｓｌ乃至Ｓｎ ；検出信号
、ＯＵＴ、出力信号 出願人 日本電気アイジ−マイコンシステム株式会社 １０、〜１０ｎ；条件検出回路 Ｓ１〜Ｓ
ｎ；検出信号Ａ、−Ａｎ；ｚ進数Ａのビットデータ
ＯＵＴ ；出力信号臼１〜８ｏ；２進数Ｂのビットデ
ータ 第１図 工 」 工 」 第（ｉ＋１）ビット 第１ビット
第（：＋＋）ビット 第１ビツト（０）
（ｂ）第（１＋１）ビット
Ｍ１ビット （Ｃ） 第４図
は第１図における実施例回路の回路構成例を示す回路図
、第３図（ａ）及び（ｂ）は第２図における回路の動作
を示すタイムチャート図であって、第３図（ａ）はクロ
ックパルス、第３図（ｂ）はダイナミックＮＯＲ回路の
出力信号、第４図（ａ）乃至（Ｃ）は本発明の零検出原
理を示す模式図であって、第４図（ａ）は零検出が成立
するための第１及び第２の条件を説明する模式図、第４
図（ｂ）は同じく第３の条件を説明する模式図、第４図
（ｃ）は同じく第４の条件を説明する模式図、第５図（
ａ）乃至（Ｃ）は従来例における回路の動作を示すタイ
ムチャート図であって、第５図（ａ）はクロックパルス
、第５図（ｂ）は和出力信号、第５図（Ｃ）はダイナミ
ックＮＯＲ回路の出力信号である。 １０に乃至１０ｎ ；条件検出回路、２１；Ｎ。 Ｒ回路、２２；ＥＯＲ回路、２３．ＡＮＤ回路、２４乃
至２７ 、ＮＡＮＤ回路、２８；４人力ＡＮＤ回路、３
０；ダイナミックＮＯＲ回路（判定回路）、３０ｏ乃至
３０ｏ ；判定用入力回路、３５；出力バッファ回路、
Ａ１乃至Ａｏ；２進数Ａのビットデータ、Ｂ１乃至Ｂｎ
：２進数Ｂのビットデータ、Ｓｌ乃至Ｓｎ ；検出信号
、ＯＵＴ、出力信号 出願人 日本電気アイジ−マイコンシステム株式会社 １０、〜１０ｎ；条件検出回路 Ｓ１〜Ｓ
ｎ；検出信号Ａ、−Ａｎ；ｚ進数Ａのビットデータ
ＯＵＴ ；出力信号臼１〜８ｏ；２進数Ｂのビットデ
ータ 第１図 工 」 工 」 第（ｉ＋１）ビット 第１ビット
第（：＋＋）ビット 第１ビツト（０）
（ｂ）第（１＋１）ビット
Ｍ１ビット （Ｃ） 第４図
Claims (1)
- （１）複数ビットの第１及び第２の２進数の間の加算又
は減算の結果が前記複数ビットに亘って全て零になるこ
とを検出する零検出回路において、前記第１及び第２の
２進数の各ビットに対応して設けられた演算段と、各段
の演算段の出力が全て同一であることを検出する判定回
路とを備え、各演算段は、その段の前記第１及び第２の
２進数のビットデータを入力する論理積（ＡＮＤ）回路
と、論理和の否定（ＮＯＲ）回路と、排他的論理和（Ｅ
ＯＲ）回路と、その段の前記ＮＯＲ回路及び次段のＮＯ
Ｒ回路の各出力の論理積、その段の前記ＮＯＲ回路及び
次段のＡＮＤ回路の各出力の論理積、その段の前記ＡＮ
Ｄ回路及び次段のＥＯＲ回路の各出力の論理積、並びに
その段の前記ＥＯＲ回路及び次段のＥＯＲ回路の各出力
の論理積について論理和の否定をとる論理回路手段を有
することを特徴とする零検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108863A JPH01277931A (ja) | 1988-04-29 | 1988-04-29 | 零検出回路 |
| US07/345,253 US5020016A (en) | 1988-04-29 | 1989-05-01 | Circuit for detecting zero result of addition/subtraction by simultaneously processing each pair of corresponding bits of a pair of given numbers in parralel |
| DE68927560T DE68927560T2 (de) | 1988-04-29 | 1989-05-02 | Hochgeschwindige, hochleistende Nulldetektorschaltung mit Parallelverarbeitung |
| EP89107935A EP0339685B1 (en) | 1988-04-29 | 1989-05-02 | Parallel processing zero detection circuit having high speed and high efficiency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108863A JPH01277931A (ja) | 1988-04-29 | 1988-04-29 | 零検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277931A true JPH01277931A (ja) | 1989-11-08 |
Family
ID=14495497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108863A Pending JPH01277931A (ja) | 1988-04-29 | 1988-04-29 | 零検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5020016A (ja) |
| EP (1) | EP0339685B1 (ja) |
| JP (1) | JPH01277931A (ja) |
| DE (1) | DE68927560T2 (ja) |
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| US5367477A (en) * | 1993-11-29 | 1994-11-22 | Motorola, Inc. | Method and apparatus for performing parallel zero detection in a data processing system |
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| GB9404377D0 (en) * | 1994-03-07 | 1994-04-20 | Texas Instruments Ltd | Improvements in or relating to a comparator scheme |
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1989
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- 1989-05-02 EP EP89107935A patent/EP0339685B1/en not_active Expired - Lifetime
- 1989-05-02 DE DE68927560T patent/DE68927560T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
| JPS59121539A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | 条件コ−ド決定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0339685A2 (en) | 1989-11-02 |
| DE68927560T2 (de) | 1997-05-28 |
| EP0339685B1 (en) | 1996-12-18 |
| EP0339685A3 (en) | 1991-08-07 |
| DE68927560D1 (de) | 1997-01-30 |
| US5020016A (en) | 1991-05-28 |
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| Masumoto | Department of Computer Science California Institute of Technology |