JPS62190925A - ダイナミツク型ｎｏｒ回路 - Google Patents
ダイナミツク型ｎｏｒ回路Info
- Publication number
- JPS62190925A JPS62190925A JP61033273A JP3327386A JPS62190925A JP S62190925 A JPS62190925 A JP S62190925A JP 61033273 A JP61033273 A JP 61033273A JP 3327386 A JP3327386 A JP 3327386A JP S62190925 A JPS62190925 A JP S62190925A
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- Japan
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- Pending
Links
- 230000004913 activation Effects 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 101100298295 Drosophila melanogaster flfl gene Proteins 0.000 description 1
- 241001553014 Myrsine salicina Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- 238000003780 insertion Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明は、ＭＩＳ型トランジスタ回路に関し、特に、安
定に動作するダイナミック型ＮＯＲ回路に関する。
定に動作するダイナミック型ＮＯＲ回路に関する。
今後Ｎ型ＭＵＳトランジスタの例を用いて説明する。従
来のダイナミック型ＮＯＲ回路の夷例會Ｗ、２図に示す
。ψＥは活性化信号、ψＰはプリチャージ信号、ψ１〜
ψ３は入力ａｔ号、Ｑ７〜ＱｌｌはＮ型ＭＯＳトランジ
スタ節点Ｎ３は出力節点をそれぞれ示す。ψＰは、リセ
ット期間のみ高電位となり、節点Ｎ３お工び節点Ｎ４を
充電し、スタンバイ状態にする。
来のダイナミック型ＮＯＲ回路の夷例會Ｗ、２図に示す
。ψＥは活性化信号、ψＰはプリチャージ信号、ψ１〜
ψ３は入力ａｔ号、Ｑ７〜ＱｌｌはＮ型ＭＯＳトランジ
スタ節点Ｎ３は出力節点をそれぞれ示す。ψＰは、リセ
ット期間のみ高電位となり、節点Ｎ３お工び節点Ｎ４を
充電し、スタンバイ状態にする。
この時ψ１〜ψ３、ψＥは像電位のままである。その後
ψアが低電位となって活性化信号を待つ状態となる。こ
の状態で入力信号ψｌ〜ψ３の電位がどんなに変動して
も節点Ｎ３．Ｎ４の電位にはまったく影響がなく、状態
に変化しない。しかし次に活性化１百号ψｚｏ電位が上
昇すると、トランジスタＱ１２がメンし、節点Ｎ４の電
位が降下し、この時点で入力信号ψ１〜ψ３の中の１つ
でも高電位の状態であると、節点Ｎ３の電位も下降し、
また、入力１ｇ号ψｌ〜ψ３すべて低電位であると節点
Ｎ３の電位は高電位のままである。すなわち、Ｎ０ｋＬ
演算が実行される。
ψアが低電位となって活性化信号を待つ状態となる。こ
の状態で入力信号ψｌ〜ψ３の電位がどんなに変動して
も節点Ｎ３．Ｎ４の電位にはまったく影響がなく、状態
に変化しない。しかし次に活性化１百号ψｚｏ電位が上
昇すると、トランジスタＱ１２がメンし、節点Ｎ４の電
位が降下し、この時点で入力信号ψ１〜ψ３の中の１つ
でも高電位の状態であると、節点Ｎ３の電位も下降し、
また、入力１ｇ号ψｌ〜ψ３すべて低電位であると節点
Ｎ３の電位は高電位のままである。すなわち、Ｎ０ｋＬ
演算が実行される。
つまり、第２図の回路形式は、活性化信号ψＥが高電位
の時のみＮＯＲ回路として動作するものである０ ψＰで節点Ｎ４に７リチヤージする理由は、節点Ｎ４が
低電位であると、活性化信号ψＢが低電位であっても、
入力信号ψ１〜ψ３の甲の１つでも高電位になると、節
点Ｎ３の電荷が節点Ｎ４へ流れ込み、結局出力節点Ｎ３
の電位が少し降下してしまい、好ましくないためである
。
の時のみＮＯＲ回路として動作するものである０ ψＰで節点Ｎ４に７リチヤージする理由は、節点Ｎ４が
低電位であると、活性化信号ψＢが低電位であっても、
入力信号ψ１〜ψ３の甲の１つでも高電位になると、節
点Ｎ３の電荷が節点Ｎ４へ流れ込み、結局出力節点Ｎ３
の電位が少し降下してしまい、好ましくないためである
。
上述した従来のＮＯＲ回路は次の工うな欠点をもってい
る。たとえば電源電位が７ｖで１リチヤージすると、ψ
Ｐの電位が電源電位まで上昇し、ＭＯＳトランジスタの
しきい値をたとえば１ｖとすると、節点Ｎ３．Ｎ、は、
６ｖまで充電される。その後、電源電位が、降下し、た
とえば５ｖになったとするとψＰの電位も電源電位に従
って降下し５ｖとなるからトランジスタＱ７のゲート電
位１ｃ５ Ｖ。
る。たとえば電源電位が７ｖで１リチヤージすると、ψ
Ｐの電位が電源電位まで上昇し、ＭＯＳトランジスタの
しきい値をたとえば１ｖとすると、節点Ｎ３．Ｎ、は、
６ｖまで充電される。その後、電源電位が、降下し、た
とえば５ｖになったとするとψＰの電位も電源電位に従
って降下し５ｖとなるからトランジスタＱ７のゲート電
位１ｃ５ Ｖ。
ドレイン電位も５ｖでソース電位は６ｖという状態とな
り、メツしたままであるので、節点Ｎ３の′電位は、電
源電位に従って降下することはない。この状態でψＢが
上昇し、ＮＯＲ回路が活性化されても、入力信号ψ１〜
ψ３が低電位の場合は、節点Ｎ３の電位は、６ｖの１ま
で、さらにψＰが上昇し、リセット状態となっても、や
はり、トランジスタＱ７はオフのままで、節点Ｎ３の電
位は、そのまま電源電位以上の状態が続くこととなる。
り、メツしたままであるので、節点Ｎ３の′電位は、電
源電位に従って降下することはない。この状態でψＢが
上昇し、ＮＯＲ回路が活性化されても、入力信号ψ１〜
ψ３が低電位の場合は、節点Ｎ３の電位は、６ｖの１ま
で、さらにψＰが上昇し、リセット状態となっても、や
はり、トランジスタＱ７はオフのままで、節点Ｎ３の電
位は、そのまま電源電位以上の状態が続くこととなる。
次のサイクルでψＰが降下し、ψＢが上昇し、活性化さ
れｔ際に、入力信号が上昇した場合、節ＡＮ３の電位が
電源以上の電位のために、降下するのに時間がかかり、
高速動作に支障ｔ−きたす。
れｔ際に、入力信号が上昇した場合、節ＡＮ３の電位が
電源以上の電位のために、降下するのに時間がかかり、
高速動作に支障ｔ−きたす。
すなわち、を源が降下した際に、ψＰ′に上昇させ、リ
セット動作をさせても節点Ｎ３の電位ｋ リセットする
ことができず前の状態が残るため、安定な高速動作かで
＠ないという欠点をもっている。
セット動作をさせても節点Ｎ３の電位ｋ リセットする
ことができず前の状態が残るため、安定な高速動作かで
＠ないという欠点をもっている。
〔問題点全解決するための手段Ｊ
不発明によるダイナミック型ＮＯＲ回路は、ゲート電極
がそれぞれ異なる入力信号で制御された複数のＭＩＳ型
トランジスタが並列Ｗｃ続され、ソースｆｌｆｌ＋共通
節点と第１の１１Ｅ源との間に、活性化信号で制御され
７′ｃＭＩＳ型トランジスタが挿入され。
がそれぞれ異なる入力信号で制御された複数のＭＩＳ型
トランジスタが並列Ｗｃ続され、ソースｆｌｆｌ＋共通
節点と第１の１１Ｅ源との間に、活性化信号で制御され
７′ｃＭＩＳ型トランジスタが挿入され。
ドレインｉｌｌ共通節点と第２の電源との間にプリチャ
ージ信号で制御され７２Ｍｌ５型トランジスタが挿入さ
れたダイナミック型ＮＯＲ回路において、前記ソース共
通節点と、ドレイン共通節点との間に前記プリチャージ
信号で制御されたＭＩＳ型トランジスタが挿入されたこ
と′に特徴としている。
ージ信号で制御され７２Ｍｌ５型トランジスタが挿入さ
れたダイナミック型ＮＯＲ回路において、前記ソース共
通節点と、ドレイン共通節点との間に前記プリチャージ
信号で制御されたＭＩＳ型トランジスタが挿入されたこ
と′に特徴としている。
第１図は、本発明の詳細な説明する友めの回路図を示す
。従来例と同様、ψＰはプリチャージ信号、ψＥは活性
化信号、ψｌ〜ψ３は入力イｇ号、Ｑ１〜Ｑ６はＭＯＳ
トランジスタ節点Ｎ１は出力信号を示す。
。従来例と同様、ψＰはプリチャージ信号、ψＥは活性
化信号、ψｌ〜ψ３は入力イｇ号、Ｑ１〜Ｑ６はＭＯＳ
トランジスタ節点Ｎ１は出力信号を示す。
リセット期間中は、ψＥは低電位で、ψＰが上昇する友
め節点Ｎｌ、Ｎ２は充電された状態となる。その後ψＰ
が降下し、ψＢが上昇すると、トランジスタＱ６がオン
し、節点Ｎ２が降下し、この時入力信号ψｌ〜ψ３のど
れか１つでも高電位のものが存在すると節点作としては
、従来例と全く同一であると言える。
め節点Ｎｌ、Ｎ２は充電された状態となる。その後ψＰ
が降下し、ψＢが上昇すると、トランジスタＱ６がオン
し、節点Ｎ２が降下し、この時入力信号ψｌ〜ψ３のど
れか１つでも高電位のものが存在すると節点作としては
、従来例と全く同一であると言える。
〔発明の効果ｊ
従来例の説明の場合と同様に、ＭＯ８）ランジスタのし
きい値１１ｖとすると、電源７ｖでプリチャージすると
やは９節点Ｎ １ ｓ Ｎ２はやはり６ｖまで充電され
る。その後電源電位が５ｖまで降下した場合、やはり節
点Ｎｌの電位は６ｖのままであるが、入力信号ψ１〜ψ
３が低電位の！！ま、活性化信号ψＥが上昇すると、節
点Ｎ２は、降下し、接地電位となっている。従って、さ
らにψｐｔ上昇させリセット状態にすると、その瞬間ト
ランジスタＱｌはオフしているがトランジスタＱ２がオ
ンするため、節点Ｎ、は降下し、節点Ｎ２は上昇しはじ
める。その結果、節点Ｎ、 、Ｎ、の電位は、４ｖとな
り、電源電位５ｖに対して適正な充電電位状態となり、
従来例で説明し′ｆｃ、Ｃうに、ｉａｓ電位以上の電位
がリセットされず残るようなことは生じない。従ってこ
の後、特に動作が遅くなることもなく、安定した高速動
作が得られる。
きい値１１ｖとすると、電源７ｖでプリチャージすると
やは９節点Ｎ １ ｓ Ｎ２はやはり６ｖまで充電され
る。その後電源電位が５ｖまで降下した場合、やはり節
点Ｎｌの電位は６ｖのままであるが、入力信号ψ１〜ψ
３が低電位の！！ま、活性化信号ψＥが上昇すると、節
点Ｎ２は、降下し、接地電位となっている。従って、さ
らにψｐｔ上昇させリセット状態にすると、その瞬間ト
ランジスタＱｌはオフしているがトランジスタＱ２がオ
ンするため、節点Ｎ、は降下し、節点Ｎ２は上昇しはじ
める。その結果、節点Ｎ、 、Ｎ、の電位は、４ｖとな
り、電源電位５ｖに対して適正な充電電位状態となり、
従来例で説明し′ｆｃ、Ｃうに、ｉａｓ電位以上の電位
がリセットされず残るようなことは生じない。従ってこ
の後、特に動作が遅くなることもなく、安定した高速動
作が得られる。
第１図は、不発明の実施例の回路自、第２図は従来例の
回路図バーす。 ψＰはプリチャージ信号、ψＢは活性化１ｇ号、ψ１〜
ψ３は入力信号、Ｑ１〜Ｑ１２はＭＯＳトランジスタ、
Ｎ１〜Ｎ４は節点をそれぞれ示す。 当 瑯１図 率 ２ 図
回路図バーす。 ψＰはプリチャージ信号、ψＢは活性化１ｇ号、ψ１〜
ψ３は入力信号、Ｑ１〜Ｑ１２はＭＯＳトランジスタ、
Ｎ１〜Ｎ４は節点をそれぞれ示す。 当 瑯１図 率 ２ 図
Claims (1)
- ゲート電極がそれぞれ異なる入力信号で制御された複数
のＭＩＳ型トランジスタが並列接続され、ソース側共通
節点と第１の電源との間に、活性化信号で制御されたＭ
ＩＳ型トランジスタが挿入され、ドレイン側共通節点と
第２の電源との間にプリチャージ信号で制御されたＭＩ
Ｓ型トランジスタが挿入されたダイナミック型ＮＯＲ回
路において、前記ソース側共通節点とドレイン側共通節
点との間に前記プリチャージ信号で制御されたＭＩＳ型
トランジスタが挿入されたことを特徴とするダイナミッ
ク型ＮＯＲ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033273A JPS62190925A (ja) | 1986-02-17 | 1986-02-17 | ダイナミツク型ｎｏｒ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033273A JPS62190925A (ja) | 1986-02-17 | 1986-02-17 | ダイナミツク型ｎｏｒ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190925A true JPS62190925A (ja) | 1987-08-21 |
Family
ID=12381921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61033273A Pending JPS62190925A (ja) | 1986-02-17 | 1986-02-17 | ダイナミツク型ｎｏｒ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0339685A2 (en) * | 1988-04-29 | 1989-11-02 | Nec Corporation | Parallel processing zero detection circuit having high speed and high efficiency |
-
1986
- 1986-02-17 JP JP61033273A patent/JPS62190925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0339685A2 (en) * | 1988-04-29 | 1989-11-02 | Nec Corporation | Parallel processing zero detection circuit having high speed and high efficiency |
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