JPH0683037B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0683037B2 JPH0683037B2 JP62044293A JP4429387A JPH0683037B2 JP H0683037 B2 JPH0683037 B2 JP H0683037B2 JP 62044293 A JP62044293 A JP 62044293A JP 4429387 A JP4429387 A JP 4429387A JP H0683037 B2 JPH0683037 B2 JP H0683037B2
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- JP
- Japan
- Prior art keywords
- transistor
- potential
- level
- output
- circuit
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は昇圧回路に関する。
従来の昇圧回路は、例えば第３図に示すように、入力IN
を受け、反転出力を送出するCMOSインバータ１と、その
一端が、出力端に接続された昇圧用コンデンサC1と、入
力端とコンデンサC1の他端との間に設けられたタイミン
グ調整用の５段のCMOSインバータ２〜６と、出力端と電
源VCC（第１の動作電圧）との間に設けられ、その一端
が出力端に接続されたNMOSトランジスタQ2と、このQ2の
ゲートを駆動するCMOSインバータ７と、CMOSインバータ
７の出力端とトランジスタQ2のゲート間に介在するバッ
ファ用MOSトランジスタQ4とからなっている。なお、CMO
Sインバータ１〜７は、PMOSトランジスタ（Ｐチャンネ
ル絶縁ゲート型電界効果トランジスタ）Q1,Q7,Q9,Q11,Q
13,Q15,Q5とNMOSトランジスタQ3,Q8,Q10,Q12,Q14,Q16,Q
6とがそれぞれ組合されて構成されている。図中、PMOS
トランジスタとNMOSトランジスタとを区別するため、PM
OSトランジスタには、トランジスタ記号に丸印を付して
ある。
を受け、反転出力を送出するCMOSインバータ１と、その
一端が、出力端に接続された昇圧用コンデンサC1と、入
力端とコンデンサC1の他端との間に設けられたタイミン
グ調整用の５段のCMOSインバータ２〜６と、出力端と電
源VCC（第１の動作電圧）との間に設けられ、その一端
が出力端に接続されたNMOSトランジスタQ2と、このQ2の
ゲートを駆動するCMOSインバータ７と、CMOSインバータ
７の出力端とトランジスタQ2のゲート間に介在するバッ
ファ用MOSトランジスタQ4とからなっている。なお、CMO
Sインバータ１〜７は、PMOSトランジスタ（Ｐチャンネ
ル絶縁ゲート型電界効果トランジスタ）Q1,Q7,Q9,Q11,Q
13,Q15,Q5とNMOSトランジスタQ3,Q8,Q10,Q12,Q14,Q16,Q
6とがそれぞれ組合されて構成されている。図中、PMOS
トランジスタとNMOSトランジスタとを区別するため、PM
OSトランジスタには、トランジスタ記号に丸印を付して
ある。
第４図は第３図の昇圧回路の動作を説明するためのタイ
ミングチャートであり、以下、第３図および第４図を参
照して、第３図の従来の昇圧回路の出力昇圧動作を説明
する。
ミングチャートであり、以下、第３図および第４図を参
照して、第３図の従来の昇圧回路の出力昇圧動作を説明
する。
まず、時刻t0に入力信号INがハイレベルからローレベル
に変化すると、PMOSトランジスタQ1がオンし、トランジ
スタQ1のドレインN1が電源レベル（ハイレベル）とな
る。このとき、トランジスタQ2のゲートN2の電位はハイ
レベルとなっているため、トランジスタQ2は導通状態に
あり、そのゲート容量間に発生する電位分だけゲート電
位が上昇するという、いわゆるセルフブート効果をうけ
て、トランジスタQ2のゲートN2の電位は電源レベルVCC
以上の高電位に持上げられる。ゆえに、トランジスタQ2
のゲート・ソース間電位分だけ電圧効果があるにもかか
わらず、出力信号OUTはほぼ電源電位VCCまで上昇する。
に変化すると、PMOSトランジスタQ1がオンし、トランジ
スタQ1のドレインN1が電源レベル（ハイレベル）とな
る。このとき、トランジスタQ2のゲートN2の電位はハイ
レベルとなっているため、トランジスタQ2は導通状態に
あり、そのゲート容量間に発生する電位分だけゲート電
位が上昇するという、いわゆるセルフブート効果をうけ
て、トランジスタQ2のゲートN2の電位は電源レベルVCC
以上の高電位に持上げられる。ゆえに、トランジスタQ2
のゲート・ソース間電位分だけ電圧効果があるにもかか
わらず、出力信号OUTはほぼ電源電位VCCまで上昇する。
一方、CMOSインバータ２〜７の各出力部分N3〜N8におい
て、N4の電位はローレベルからハイレベルへ、N5の電位
はハイレベルからローレベルへ、N6の電位はローレベル
からハイレベルへ、N7の電位はハイレベルからローレベ
ルへ、N8の電位はローレベレからハイレベルへ、N3の電
位はハイレベルからローレベルへとそれぞれ変化する。
時刻t1にN2の電位は、N3の電位がハイレベルからローレ
ベルに変化したので、トランジスタQ4を介してローレベ
ルとなり、NMOSトランジスタQ2はオフする。これと、ほ
ぼ同期して、CMOSインバータ６の出力部分N8の電位がロ
ーレベルからハイレベル（電源レベル）に変化し、コン
デンサC1の出力端の反対側の極の電位が上昇し、出力信
号OUTが電源電圧VCC以上に昇圧される。このとき、NMOS
トランジスタQ2はオフ状態になっているので、出力信号
がトランジスタQ2を介して電源へ流出することがない。
以上の動作により、昇圧された出力信号が出力端に発生
する。
て、N4の電位はローレベルからハイレベルへ、N5の電位
はハイレベルからローレベルへ、N6の電位はローレベル
からハイレベルへ、N7の電位はハイレベルからローレベ
ルへ、N8の電位はローレベレからハイレベルへ、N3の電
位はハイレベルからローレベルへとそれぞれ変化する。
時刻t1にN2の電位は、N3の電位がハイレベルからローレ
ベルに変化したので、トランジスタQ4を介してローレベ
ルとなり、NMOSトランジスタQ2はオフする。これと、ほ
ぼ同期して、CMOSインバータ６の出力部分N8の電位がロ
ーレベルからハイレベル（電源レベル）に変化し、コン
デンサC1の出力端の反対側の極の電位が上昇し、出力信
号OUTが電源電圧VCC以上に昇圧される。このとき、NMOS
トランジスタQ2はオフ状態になっているので、出力信号
がトランジスタQ2を介して電源へ流出することがない。
以上の動作により、昇圧された出力信号が出力端に発生
する。
上述した従来の昇圧回路は、第４図のt3〜t4期間のよう
に、入力信号にノイズが重畳され、ローレベルが瞬間的
にハイレベルとなった場合、NMOSトランジスタQ3がオン
し、その結果、出力信号の電圧レベルが低下してしまう
という欠点がある。
に、入力信号にノイズが重畳され、ローレベルが瞬間的
にハイレベルとなった場合、NMOSトランジスタQ3がオン
し、その結果、出力信号の電圧レベルが低下してしまう
という欠点がある。
トランジスタQ2のゲート電位は、出力の昇圧後ローレベ
ルになっているため、出力端を充電し低下した出力レベ
ルをもちあげることはできない。第４図のt3〜t4期間の
ように、ノイズが連続すると、最終的には、出力信号OU
Tの電圧はローレベルになってしまう。このような問題
は、ノイズが瞬時的なもので、トランジスタQ3のみが、
このノイズに反応してオンする一方、インバータ２〜７
へは伝わらず、吸収されてしまう場合に発生する。
ルになっているため、出力端を充電し低下した出力レベ
ルをもちあげることはできない。第４図のt3〜t4期間の
ように、ノイズが連続すると、最終的には、出力信号OU
Tの電圧はローレベルになってしまう。このような問題
は、ノイズが瞬時的なもので、トランジスタQ3のみが、
このノイズに反応してオンする一方、インバータ２〜７
へは伝わらず、吸収されてしまう場合に発生する。
本発明の昇圧回路は、所定の動作電圧と出力端との間に
設けられ、その一端が出力端に接続されたNMOSトランジ
スタのゲート電位がローレベルになった後、そのゲート
電位を再びハイレベルにするタイミング回路を有してい
る。
設けられ、その一端が出力端に接続されたNMOSトランジ
スタのゲート電位がローレベルになった後、そのゲート
電位を再びハイレベルにするタイミング回路を有してい
る。
したがって、出力端の電位が低下した場合、上述したNM
OSトランジスタが導通し出力端を充電するために、出力
端の電位はほぼ電源電位（動作電位）に保持され、出力
電圧のレベル補償がなされる。
OSトランジスタが導通し出力端を充電するために、出力
端の電位はほぼ電源電位（動作電位）に保持され、出力
電圧のレベル補償がなされる。
また、従来の回路に簡単なタイミング回路を付加するだ
けで構成できるため、回路がそれほど複雑化しない。
けで構成できるため、回路がそれほど複雑化しない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の昇圧回路の実施例の回路図、第２図は
各部の電圧波形を示すタイミングチャートである。
各部の電圧波形を示すタイミングチャートである。
本実施例の昇圧回路は、第３図に示す従来回路におい
て、インバータ７の出力を入力とするとCMOSインバータ
８と、CMOSインバータ８の出力を入力とするCMOSインバ
ータ９と、CMOSインバータ９およびCMOSインバータ４の
出力を入力とするナンドゲート10とからなるタイミング
回路を付加したものである。CMOSインバータ８はPMOSト
ランジスタQ19とNMOSトランジスタQ20とで構成され、CM
OSインバータ９はPMOSトランジスタQ17とNMOSトランジ
スタQ18とで構成され、ナンドゲート10はPMOSトランジ
スタQ5,Q24とNMOSトランジスタQ6,Q23とで構成されてい
る。
て、インバータ７の出力を入力とするとCMOSインバータ
８と、CMOSインバータ８の出力を入力とするCMOSインバ
ータ９と、CMOSインバータ９およびCMOSインバータ４の
出力を入力とするナンドゲート10とからなるタイミング
回路を付加したものである。CMOSインバータ８はPMOSト
ランジスタQ19とNMOSトランジスタQ20とで構成され、CM
OSインバータ９はPMOSトランジスタQ17とNMOSトランジ
スタQ18とで構成され、ナンドゲート10はPMOSトランジ
スタQ5,Q24とNMOSトランジスタQ6,Q23とで構成されてい
る。
次に本実施例の回路動作を第２図により説明する時刻t0
に、入力信号INがハイレベルからローレベルに変化する
と、CMOSインバータ１の出力により出力端の電位（出力
信号の電位）がほぼ電源電圧VCCまで上昇する。次に、t
1〜t2期間において、出力信号の電圧が電源電位以上に
昇圧される。このとき出力端と電源VCCとの間に設けら
れたNMOSトランジスタQ2のゲートN2の電位は、NMOSトラ
ンジスタQ6およびQ23がオンしているためにローレベル
に保持され、トランジスタQ2はオフしている。出力信号
の昇圧後、時刻t2に上述したCMOSインバータ8,9および
ナンドゲート10からなるタイミング回路の出力N3がハイ
レベルとなり、トランジスタQ2のゲート電圧は、再びハ
イレベルになる。出力昇圧後に、トランジスタQ2のゲー
トN2の電位がハイレベルになっても、出力端の電位、す
なわちトランジスタQ2のソース電位がハイレベルとなっ
ているので、ゲート・ソース間電圧がしきい値電圧に達
せず、トランジスタQ2はオンしない。ゆえに、昇圧され
た出力が電源に流出することはない。
に、入力信号INがハイレベルからローレベルに変化する
と、CMOSインバータ１の出力により出力端の電位（出力
信号の電位）がほぼ電源電圧VCCまで上昇する。次に、t
1〜t2期間において、出力信号の電圧が電源電位以上に
昇圧される。このとき出力端と電源VCCとの間に設けら
れたNMOSトランジスタQ2のゲートN2の電位は、NMOSトラ
ンジスタQ6およびQ23がオンしているためにローレベル
に保持され、トランジスタQ2はオフしている。出力信号
の昇圧後、時刻t2に上述したCMOSインバータ8,9および
ナンドゲート10からなるタイミング回路の出力N3がハイ
レベルとなり、トランジスタQ2のゲート電圧は、再びハ
イレベルになる。出力昇圧後に、トランジスタQ2のゲー
トN2の電位がハイレベルになっても、出力端の電位、す
なわちトランジスタQ2のソース電位がハイレベルとなっ
ているので、ゲート・ソース間電圧がしきい値電圧に達
せず、トランジスタQ2はオンしない。ゆえに、昇圧され
た出力が電源に流出することはない。
昇圧完了後の時刻t3に連続するノイズが入力信号INが重
畳されると、同ノイズに応答してNMOSトランジスタQ3は
オン、オフを繰り返しまたPMOSトランジスタQ1はオフ、
オンを繰り返す。まず、トランジスタQ3のオンにより、
出力信号の電圧レベルが低下するが、その低下がトラン
ジスタQ2のゲートN2の電位からトランジスタQ2のしきい
値電圧よりも低くなると、トランジスタQ2はオンとな
り、N1にチャージされていた電荷により出力端を充電す
る。トランジスタQ3がオフ、トランジスタQ2がオンに戻
ることにより、N1はトランジスタQ2により再充電圧さ
れ、また、前述したセルフブート効果によりN2の電位は
電源電圧よりも大きく上昇する。したがって、トランジ
スタQ2のしきい値の影響はなくなり出力信号の電位はほ
ぼ電源電圧VCCに回復する。この結果、出力電圧のレベ
ルは実質的に保障されることになる。
畳されると、同ノイズに応答してNMOSトランジスタQ3は
オン、オフを繰り返しまたPMOSトランジスタQ1はオフ、
オンを繰り返す。まず、トランジスタQ3のオンにより、
出力信号の電圧レベルが低下するが、その低下がトラン
ジスタQ2のゲートN2の電位からトランジスタQ2のしきい
値電圧よりも低くなると、トランジスタQ2はオンとな
り、N1にチャージされていた電荷により出力端を充電す
る。トランジスタQ3がオフ、トランジスタQ2がオンに戻
ることにより、N1はトランジスタQ2により再充電圧さ
れ、また、前述したセルフブート効果によりN2の電位は
電源電圧よりも大きく上昇する。したがって、トランジ
スタQ2のしきい値の影響はなくなり出力信号の電位はほ
ぼ電源電圧VCCに回復する。この結果、出力電圧のレベ
ルは実質的に保障されることになる。
以上説明したように本発明は、電源と出力端との間に設
けられ、その一端が出力端に接続されたNMOSトランジス
タのゲート電位を出力昇圧後にハイレベルになすタイミ
ング回路を設けることにより、出力レベル低下時のレベ
ル補償を行い、回路構成をさほど複雑化させることなく
信頼性の高い昇圧回路を抵抗できるという効果がある。
けられ、その一端が出力端に接続されたNMOSトランジス
タのゲート電位を出力昇圧後にハイレベルになすタイミ
ング回路を設けることにより、出力レベル低下時のレベ
ル補償を行い、回路構成をさほど複雑化させることなく
信頼性の高い昇圧回路を抵抗できるという効果がある。
第１図は本発明の昇圧回路の一実施例の回路図、第２図
は第１図に図示される昇圧回路の動作を説明するための
タイミングチャート、第３図は従来の昇圧回路の回路
図、第４図は第３図の従来の昇圧回路の動作を説明する
ためのタイミングチャートである。 １……CMOSインバータ、 ２〜９……タイミング調整用CMOSインバータ、 10……ナンドゲート VCC……電源電位、 GND……接地電位、 Q1,Q5,Q9,Q11,Q13,Q15,Q21,Q19,Q17,Q24……PMOSトラン
ジスタ、 Q3,Q4,Q6,Q8,Q10,Q12,Q14,Q16,Q18,Q20,Q22,Q23……NMO
Sトランジスタ、 C1……昇圧用コンデンサ、 N1〜N1……昇圧回路の各部分（もしくは、その部分の電
位）。
は第１図に図示される昇圧回路の動作を説明するための
タイミングチャート、第３図は従来の昇圧回路の回路
図、第４図は第３図の従来の昇圧回路の動作を説明する
ためのタイミングチャートである。 １……CMOSインバータ、 ２〜９……タイミング調整用CMOSインバータ、 10……ナンドゲート VCC……電源電位、 GND……接地電位、 Q1,Q5,Q9,Q11,Q13,Q15,Q21,Q19,Q17,Q24……PMOSトラン
ジスタ、 Q3,Q4,Q6,Q8,Q10,Q12,Q14,Q16,Q18,Q20,Q22,Q23……NMO
Sトランジスタ、 C1……昇圧用コンデンサ、 N1〜N1……昇圧回路の各部分（もしくは、その部分の電
位）。
Claims (1)
- 【請求項１】電源端子と回路節点との間に接続された一
導電型の第1MOSトランジスタ、前記回路節点と出力端子
との間に接続された逆導電型の第2MOSトランジスタ、前
記出力端子と基準端子との間に接続された前記逆導電型
の第3MOSトランジスタ、前記第１および第3MOSトランジ
スタのゲートに共通に接続された入力端子、前記入力端
子に印加される入力信号を遅延することにより、前記入
力信号のレベル変化時点から第１の時間、これよりも長
い第２の時間およびこの第２の時間よりも長い第３の時
間経過後にそれぞれレベル変化が生じる第１、第２およ
び第３の遅延信号を発生する遅延回路と、一端に前記第
２の遅延信号を受け他端が前記出力端子に接続されたコ
ンデンサ、ならびに前記入力信号の第１の論理レベルか
ら第２の論理レベルへの変化にもとづき生じる前記第１
の遅延信号のレベル変化により前記第２のMOSトランジ
スタを導通状態から遮断状態とせしめ前記第３の遅延信
号のレベル変化により前記第２のMOSトランジスタを再
び導通状態とせしめる制御回路を備え、前記第１および
第３のMOSトランジスタは前記入力信号の前記第１の論
理レベルのときにそれぞれ遮断および導通状態となる昇
圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044293A JPH0683037B2 (ja) | 1987-02-26 | 1987-02-26 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044293A JPH0683037B2 (ja) | 1987-02-26 | 1987-02-26 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209320A JPS63209320A (ja) | 1988-08-30 |
| JPH0683037B2 true JPH0683037B2 (ja) | 1994-10-19 |
Family
ID=12687459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044293A Expired - Lifetime JPH0683037B2 (ja) | 1987-02-26 | 1987-02-26 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077912B2 (ja) * | 1988-09-13 | 1995-01-30 | 株式会社東芝 | 昇圧回路 |
-
1987
- 1987-02-26 JP JP62044293A patent/JPH0683037B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209320A (ja) | 1988-08-30 |
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