JPH0427731B2 - - Google Patents
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- JPH0427731B2 JPH0427731B2 JP58250110A JP25011083A JPH0427731B2 JP H0427731 B2 JPH0427731 B2 JP H0427731B2 JP 58250110 A JP58250110 A JP 58250110A JP 25011083 A JP25011083 A JP 25011083A JP H0427731 B2 JPH0427731 B2 JP H0427731B2
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- 239000003990 capacitor Substances 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000000470 constituent Substances 0.000 description 1
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- 238000007493 shaping process Methods 0.000 description 1
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
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- G—PHYSICS
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- G—PHYSICS
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- G—PHYSICS
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Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体素子によつて構成され、特に
絶縁ゲート型電界効果トランジスタ（MISトラン
ジスタ）からなる半導体回路に関する。
絶縁ゲート型電界効果トランジスタ（MISトラン
ジスタ）からなる半導体回路に関する。
（従来技術）
第１図は従来の半導体回路の一例の回路図で、
MISトランジスタとして、ｎチヤネル型MOSト
ランジスタ（以下、MOSTという。）を用いて構
成されるダイナミツク回路において代表的なバツ
フア回路を示す。この回路はMOSTQ１，Ｑ２，
Ｑ３，Ｑ４より構成される遅延回路１とMOSTQ
５，Ｑ６，Ｑ７，Ｑ８，Ｑ９より構成されるドラ
イバ回路２より構成されている。基本的な動作を
以下に説明する。第４図に各入力信号φ１，φ
２、出力信号φ３のタイムチヤートを示す。まず
入力信号φ２が高レベルになり、MOSTQ３がオ
ンし、節点Ｎ２が電源VDDの一段落ちレベル
（以下、VDD−VTレベルという。）まで充電され
る。それによりMOSTQ７，Ｑ９がオンし、節点
Ｎ４、出力信号φ３を低レベルにおさえる。次に
入力信号φ１が高レベルになり、節点Ｎ３が
MOSTQ５を介してVDD−VTレベルまで充電さ
れる。それによつてMOSTQ６，Ｑ８がオンし、
MOSTQ６，Ｑ７およびＱ８，Ｑ９を通し、電流
が電源VDDより接地電位GNDに流れる。節点Ｎ
２は、MOSTQ１がオンし、節点Ｎ１の電位がが
MOSTQ４のしきい値電圧VTを越えるまで、
VDD−VTレベルが保たれるので、節点Ｎ４のレ
ベルは、MOSTQ６，Ｑ７のオン抵抗の比（通常
は１：３〜１：５）できまる低レベルに保たれ
る。容量Ｃ１の静電容量をCC1(F)、節点Ｎ３とＮ
４の電位差を△Ｖ（Ｖ）とすると、容量Ｃ１には、
Ｑ(c)＝CC1×△Ｖの電荷が充電される。
MISトランジスタとして、ｎチヤネル型MOSト
ランジスタ（以下、MOSTという。）を用いて構
成されるダイナミツク回路において代表的なバツ
フア回路を示す。この回路はMOSTQ１，Ｑ２，
Ｑ３，Ｑ４より構成される遅延回路１とMOSTQ
５，Ｑ６，Ｑ７，Ｑ８，Ｑ９より構成されるドラ
イバ回路２より構成されている。基本的な動作を
以下に説明する。第４図に各入力信号φ１，φ
２、出力信号φ３のタイムチヤートを示す。まず
入力信号φ２が高レベルになり、MOSTQ３がオ
ンし、節点Ｎ２が電源VDDの一段落ちレベル
（以下、VDD−VTレベルという。）まで充電され
る。それによりMOSTQ７，Ｑ９がオンし、節点
Ｎ４、出力信号φ３を低レベルにおさえる。次に
入力信号φ１が高レベルになり、節点Ｎ３が
MOSTQ５を介してVDD−VTレベルまで充電さ
れる。それによつてMOSTQ６，Ｑ８がオンし、
MOSTQ６，Ｑ７およびＱ８，Ｑ９を通し、電流
が電源VDDより接地電位GNDに流れる。節点Ｎ
２は、MOSTQ１がオンし、節点Ｎ１の電位がが
MOSTQ４のしきい値電圧VTを越えるまで、
VDD−VTレベルが保たれるので、節点Ｎ４のレ
ベルは、MOSTQ６，Ｑ７のオン抵抗の比（通常
は１：３〜１：５）できまる低レベルに保たれ
る。容量Ｃ１の静電容量をCC1(F)、節点Ｎ３とＮ
４の電位差を△Ｖ（Ｖ）とすると、容量Ｃ１には、
Ｑ(c)＝CC1×△Ｖの電荷が充電される。
節点Ｎ１のレベルが上がり、MOSTQ４がオン
すると、節点Ｎ２は接地電位GNDとなり、
MOSTQ７，Ｑ９はオフする。これにより節点Ｎ
４はVDD−VTレベルになり、節点Ｎ３はＱ／
（節点Ｎ３の容量＋CC1）だけ電位が上昇し、
MOSTQ６，Ｑ８のゲートレベルが電源VDDレ
ベル以上にもち上げられ、入力信号φ１より△Ｔ
遅れて節点Ｎ４および出力信号φ３が電源VDD
レベルまで上昇する。
すると、節点Ｎ２は接地電位GNDとなり、
MOSTQ７，Ｑ９はオフする。これにより節点Ｎ
４はVDD−VTレベルになり、節点Ｎ３はＱ／
（節点Ｎ３の容量＋CC1）だけ電位が上昇し、
MOSTQ６，Ｑ８のゲートレベルが電源VDDレ
ベル以上にもち上げられ、入力信号φ１より△Ｔ
遅れて節点Ｎ４および出力信号φ３が電源VDD
レベルまで上昇する。
第４図のように、入力信号φ１とφ２が共に低
レベルにある時刻Ｔ２からＴ３の期間では、節点
Ｎ１は高インピーダンス状態で低レベルとなる。
この状態のとき基板電位のゆれなどにより節点Ｎ
１のレベルが浮き上がり、MOSTQ４のしきい値
電圧を超えてしまうと、入力信号φ２により充電
された節点Ｎ２のレベルが接地電位GNDまで低
下してしまい、ブートストラツプ容量Ｃ１への充
電電圧が不充分となるため、節点Ｎ３の昇圧が出
来なくなるので、ドライバ回路２のブートストラ
ツプを使つた正常動作が不可能になる。
レベルにある時刻Ｔ２からＴ３の期間では、節点
Ｎ１は高インピーダンス状態で低レベルとなる。
この状態のとき基板電位のゆれなどにより節点Ｎ
１のレベルが浮き上がり、MOSTQ４のしきい値
電圧を超えてしまうと、入力信号φ２により充電
された節点Ｎ２のレベルが接地電位GNDまで低
下してしまい、ブートストラツプ容量Ｃ１への充
電電圧が不充分となるため、節点Ｎ３の昇圧が出
来なくなるので、ドライバ回路２のブートストラ
ツプを使つた正常動作が不可能になる。
第２図はこれを防ぐために考えられた従来の半
導体回路を示す回路図である。図に示すように、
節点Ｎ１をドレインに、節点Ｎ２をゲートに、接
地電位GNDをソースに接続したMOSTQ１０を
付加し、節点Ｎ２の高レベルにより、節点Ｎ１の
高インピーダンス状態をMOSTQ１０により接地
電位GNDにおさえる方法をとつている。しかし、
入力信号φ１が高レベルになつたとき、MOSTQ
１とＱ１０の能力比がとれていないと、節点Ｎ１
の電位がMOSTQ４のしきい値電圧を越えること
が出来ないか、あるいは時間的に遅れてしまう。
このため、MOSTQ１０の能力はMOSTQ１の能
力の1/8〜1/10程度にまでおさえる必要がある。
このようなMOSTをマスク上で実現するには、
MOSTの多段直列接続、あるいはチヤネルを長
くするなど、いずれにせよチツプ面積が大きくな
る欠点がある。
導体回路を示す回路図である。図に示すように、
節点Ｎ１をドレインに、節点Ｎ２をゲートに、接
地電位GNDをソースに接続したMOSTQ１０を
付加し、節点Ｎ２の高レベルにより、節点Ｎ１の
高インピーダンス状態をMOSTQ１０により接地
電位GNDにおさえる方法をとつている。しかし、
入力信号φ１が高レベルになつたとき、MOSTQ
１とＱ１０の能力比がとれていないと、節点Ｎ１
の電位がMOSTQ４のしきい値電圧を越えること
が出来ないか、あるいは時間的に遅れてしまう。
このため、MOSTQ１０の能力はMOSTQ１の能
力の1/8〜1/10程度にまでおさえる必要がある。
このようなMOSTをマスク上で実現するには、
MOSTの多段直列接続、あるいはチヤネルを長
くするなど、いずれにせよチツプ面積が大きくな
る欠点がある。
（発明の目的）
本発明の目的は、上記の欠点を除去することに
より、特別に構成MISトランジスタの能力比を考
慮する必要なしに、節点の高インピーダンス状態
の低電位の浮き上りを防止できるところの半導体
回路を提供することにある。
より、特別に構成MISトランジスタの能力比を考
慮する必要なしに、節点の高インピーダンス状態
の低電位の浮き上りを防止できるところの半導体
回路を提供することにある。
（発明の構成）
本発明の半導体回路は、それぞれのドレイン・
ソースが電源間に直列に接続された第１および第
２の電界効果トランジスタを有する第１の直列回
路と、それぞれのドレイン・ソースが前記電源間
に直列に接続された第３およびゲートが前記第１
の直列回路の中間接続点に接続された第４の電界
効果トランジスタを有する第２の直列回路と、ゲ
ートが前記第２の直列回路の中間接続点に接続さ
れドレインが前記第１の直列回路の中間接続点に
接続された第５の電界効果トランジスタとを備
え、第１の入力信号が前記第１の電界効果トラン
ジスタのゲートと前記第５の電界効果トランジス
タのソースに印加され、また第２の入力信号が前
記第２および第３の電界効果トランジスタのゲー
トに印加されて前記第２の直列回路の中間接点か
ら遅延信号を出力する遅延部と、前記第１の入力
信号を電源側制御信号としかつ前記遅延信号を接
地側制御信号としてブーストラツプ容量を充放電
するブートストラツプ回路を備えたバツフア部と
を含んで構成される。
ソースが電源間に直列に接続された第１および第
２の電界効果トランジスタを有する第１の直列回
路と、それぞれのドレイン・ソースが前記電源間
に直列に接続された第３およびゲートが前記第１
の直列回路の中間接続点に接続された第４の電界
効果トランジスタを有する第２の直列回路と、ゲ
ートが前記第２の直列回路の中間接続点に接続さ
れドレインが前記第１の直列回路の中間接続点に
接続された第５の電界効果トランジスタとを備
え、第１の入力信号が前記第１の電界効果トラン
ジスタのゲートと前記第５の電界効果トランジス
タのソースに印加され、また第２の入力信号が前
記第２および第３の電界効果トランジスタのゲー
トに印加されて前記第２の直列回路の中間接点か
ら遅延信号を出力する遅延部と、前記第１の入力
信号を電源側制御信号としかつ前記遅延信号を接
地側制御信号としてブーストラツプ容量を充放電
するブートストラツプ回路を備えたバツフア部と
を含んで構成される。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第３図は本発明の一実施例の回路図、第４図は
その動作を示すタイムチヤートで従来例のものと
同じである。
その動作を示すタイムチヤートで従来例のものと
同じである。
本実施例は、MOSTQ１１のゲートは入力信号
φ１にドレインは電源VDDにソースは節点Ｎ１
１に、MOSTQ１２のゲートは入力信号φ２にド
レインは節点Ｎ１１にソースは接地電位GNDに、
MOSTQ１３のゲートは入力信号φ２にドレイン
は電源VDDにソースは節点Ｎ１２に、MOSTQ
１４のゲートは節点Ｎ１１にドレインは節点Ｎ１
２にソースは接地電位GNDに、MOSTQ２０の
ゲートは節点Ｎ１２にドレインは節点Ｎ１１にソ
ースは入力信号φ１にそれぞれ接続されてなり、
入力信号φ１の立上りよりより遅れて立下る節点
Ｎ１２を出力とする遅延回路１１と、入力信号φ
１により駆動され節点Ｎ１２出力を接地側制御信
号とするブーストラツプ回路を含むMOSTQ１５
〜Ｑ１９及び容量Ｃ１１よりなるドライバ回路１
２より構成される。
φ１にドレインは電源VDDにソースは節点Ｎ１
１に、MOSTQ１２のゲートは入力信号φ２にド
レインは節点Ｎ１１にソースは接地電位GNDに、
MOSTQ１３のゲートは入力信号φ２にドレイン
は電源VDDにソースは節点Ｎ１２に、MOSTQ
１４のゲートは節点Ｎ１１にドレインは節点Ｎ１
２にソースは接地電位GNDに、MOSTQ２０の
ゲートは節点Ｎ１２にドレインは節点Ｎ１１にソ
ースは入力信号φ１にそれぞれ接続されてなり、
入力信号φ１の立上りよりより遅れて立下る節点
Ｎ１２を出力とする遅延回路１１と、入力信号φ
１により駆動され節点Ｎ１２出力を接地側制御信
号とするブーストラツプ回路を含むMOSTQ１５
〜Ｑ１９及び容量Ｃ１１よりなるドライバ回路１
２より構成される。
すなわち、本実施例の回路は第１図の従来例の
回路に、節点Ｎ１１をドレインに節点Ｎ１２をゲ
ートに入力信号φ１をソースに接続したMOSTQ
２０を付加したものである。
回路に、節点Ｎ１１をドレインに節点Ｎ１２をゲ
ートに入力信号φ１をソースに接続したMOSTQ
２０を付加したものである。
かくすることにより、入力信号φ１が低レベル
のとき（第４図、時刻Ｔ２〜Ｔ３区間）節点Ｎ１
１は、節点Ｎ１２の高レベルによりMOSTQ２０
がオンし、低レベルにある入力信号φ１に接続さ
れることにより接地電位レベルにおさえることに
より高インピーダンス状態を防ぐことができる。
入力信号φ１が高レベルになるとMOSTQ１１，
Ｑ２０を介して節点Ｎ１１がすみやかに充電され
るのでMOSTQ１１とＱ２０との能力のレシオ比
は全く考慮する必要がない。又、入力信号φ１が
高レベルになるとき、MOSTQ２０のゲートレベ
ルは、ゲート−ドレインおよびケート−ソース間
の容量のセルフブート効果により上昇するため、
節点Ｎ１２のレベルは上昇しMOSTQ１７，Ｑ１
９のオン抵抗を低減し、節点Ｎ１３のためこみレ
ベルの改善および出力信号φ３のレシオの改善等
による波形整形効果も得られる。更に、この効果
を利用して、MOSTQ１４，Ｑ２０の能力を変え
ることにより、出力信号φ３の入力信号φ１から
の遅延時間の調節も可能である。
のとき（第４図、時刻Ｔ２〜Ｔ３区間）節点Ｎ１
１は、節点Ｎ１２の高レベルによりMOSTQ２０
がオンし、低レベルにある入力信号φ１に接続さ
れることにより接地電位レベルにおさえることに
より高インピーダンス状態を防ぐことができる。
入力信号φ１が高レベルになるとMOSTQ１１，
Ｑ２０を介して節点Ｎ１１がすみやかに充電され
るのでMOSTQ１１とＱ２０との能力のレシオ比
は全く考慮する必要がない。又、入力信号φ１が
高レベルになるとき、MOSTQ２０のゲートレベ
ルは、ゲート−ドレインおよびケート−ソース間
の容量のセルフブート効果により上昇するため、
節点Ｎ１２のレベルは上昇しMOSTQ１７，Ｑ１
９のオン抵抗を低減し、節点Ｎ１３のためこみレ
ベルの改善および出力信号φ３のレシオの改善等
による波形整形効果も得られる。更に、この効果
を利用して、MOSTQ１４，Ｑ２０の能力を変え
ることにより、出力信号φ３の入力信号φ１から
の遅延時間の調節も可能である。
第５図は本発明の他の実施例の回路図、第６図
はその動作を示すタイムチヤートである。本実施
例は、第３図の実施例の回路とは異なるドライバ
回路１２′を有するバツフア回路に本発明を適用
したもので、ドライバ回路１２′にはMOSTQ２
１が付加されている。この種類のバツフアでは、
入力信号φ１′が高レベルになり、MOSTQ１４
がオンし、節点Ｎ１２の電位が接地電位レベルに
なることにより、MOSTQ１７がオフし、節点Ｎ
１３は入力信号φ１′の電位に依存することなく
電源VDD以上のレベルを保持することができる
ので、第６図に示すような入力信号φ１′，φ２
より出力信号φ３を得ることができる。なお、こ
の場合においても時刻Ｔ２〜Ｔ３間での節点Ｎ１
１の高インピーダンス状態の低レベルは存在し、
本発明の効果はこの場合においてもまつたくそこ
なわれることはない。
はその動作を示すタイムチヤートである。本実施
例は、第３図の実施例の回路とは異なるドライバ
回路１２′を有するバツフア回路に本発明を適用
したもので、ドライバ回路１２′にはMOSTQ２
１が付加されている。この種類のバツフアでは、
入力信号φ１′が高レベルになり、MOSTQ１４
がオンし、節点Ｎ１２の電位が接地電位レベルに
なることにより、MOSTQ１７がオフし、節点Ｎ
１３は入力信号φ１′の電位に依存することなく
電源VDD以上のレベルを保持することができる
ので、第６図に示すような入力信号φ１′，φ２
より出力信号φ３を得ることができる。なお、こ
の場合においても時刻Ｔ２〜Ｔ３間での節点Ｎ１
１の高インピーダンス状態の低レベルは存在し、
本発明の効果はこの場合においてもまつたくそこ
なわれることはない。
なお、以上の説明はトランジスタとしてＮチヤ
ネル型MOSトランジスタを用い、高レベルが論
理“１”レベルであり、低レベルが論理“０”レ
ベルとしたが、本発明はこれに限定されることな
く、一般に絶縁ゲート型電界効果トランジスタ
（MISトランジスタ）を用いた論理用半導体回路
に適用される。
ネル型MOSトランジスタを用い、高レベルが論
理“１”レベルであり、低レベルが論理“０”レ
ベルとしたが、本発明はこれに限定されることな
く、一般に絶縁ゲート型電界効果トランジスタ
（MISトランジスタ）を用いた論理用半導体回路
に適用される。
（発明の効果）
以上、詳細に説明したとおり、本発明の半導体
回路は、上記の構成を有しているので、特別に構
成絶縁ゲート型電界効果トランジスタの能力比を
考慮する必要なしに、節点の高インピーダンス状
態の低電位の浮き上りを防止できるという効果を
有している。
回路は、上記の構成を有しているので、特別に構
成絶縁ゲート型電界効果トランジスタの能力比を
考慮する必要なしに、節点の高インピーダンス状
態の低電位の浮き上りを防止できるという効果を
有している。
第１図、第２図は従来の半導体回路の一例およ
び他の例の回路図、第３図は本発明の一実施例の
回路図、第４図は第１図、第２図、第３図の動作
を示すタイムチヤート、第５図は本発明の他の実
施例の回路図、第６図はその動作を示すタイムチ
ヤートである。 １，１′…遅延回路、２…ドライバ回路、１１
…遅延回路、１２，１２′…ドライバ回路、Ｃ１，
Ｃ１１…容量、GND…接地電位、Ｔ１〜Ｔ４…
時刻、VDD…電源、Ｑ１〜Ｑ１０，Ｑ１１〜Ｑ
２１…ｎチヤネル型MOSトランジスタ、φ１，
φ２…入力信号、φ３…出力信号。
び他の例の回路図、第３図は本発明の一実施例の
回路図、第４図は第１図、第２図、第３図の動作
を示すタイムチヤート、第５図は本発明の他の実
施例の回路図、第６図はその動作を示すタイムチ
ヤートである。 １，１′…遅延回路、２…ドライバ回路、１１
…遅延回路、１２，１２′…ドライバ回路、Ｃ１，
Ｃ１１…容量、GND…接地電位、Ｔ１〜Ｔ４…
時刻、VDD…電源、Ｑ１〜Ｑ１０，Ｑ１１〜Ｑ
２１…ｎチヤネル型MOSトランジスタ、φ１，
φ２…入力信号、φ３…出力信号。
Claims (1)
- １ それぞれのドレイン・ソースが電源間に直列
に接続された第１および第２の電界効果トランジ
スタを有する第１の直列回路と、それぞれのドレ
イン・ソースが前記電源間に直列に接続された第
３およびゲートが前記第１の直列回路の中間接続
点に接続された第４の電界効果トランジスタを有
する第２の直列回路と、ゲートが前記第２の直列
回路の中間接続点に接続されドレインが前記第１
の直列回路の中間接続点に接続された第５の電界
効果トランジスタとを備え、第１の入力信号が前
記第１の電界効果トランジスタのゲートと前記第
５の電界効果トランジスタのソースに印加され、
また第２の入力信号が前記第２および第３の電界
効果トランジスタのゲートに印加されて前記第２
の直列回路の中間接点から遅延信号を出力する遅
延部と、前記第１の入力信号を電源側制御信号と
しかつ前記遅延信号を接地側制御信号としてブー
ストラツプ容量を充放電するブートストラツプ回
路を備えたバツフア部とを含むことを特徴とする
半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250110A JPS60140924A (ja) | 1983-12-27 | 1983-12-27 | 半導体回路 |
| US06/686,863 US4633105A (en) | 1983-12-27 | 1984-12-27 | Bootstrap type output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250110A JPS60140924A (ja) | 1983-12-27 | 1983-12-27 | 半導体回路 |
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| JPS60140924A JPS60140924A (ja) | 1985-07-25 |
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Family
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| JP58250110A Granted JPS60140924A (ja) | 1983-12-27 | 1983-12-27 | 半導体回路 |
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- 1983-12-27 JP JP58250110A patent/JPS60140924A/ja active Granted
-
1984
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Also Published As
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| JPS60140924A (ja) | 1985-07-25 |
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