JP2001292563A5 - - Google Patents

Description

【００４５】
また、高電圧発生用チャージポンプ回路３２は、例えば先の図１に示したような回路構成に基づき形成される。なお、同チャージポンプ回路３２にあっては、前記スイッチングトランジスタＴＲ１，ＴＲ２はＰチャネル型ＭＯＳトランジスタにて構成されるとともに、同トランジスタＴＲ１のドレイン端子は電源電圧ＶＤＤに接続される。また、前記ＣＭＯＳインバータ１，２を構成するＰチャネル型ＭＯＳトランジスタのソース（電源側端子）は電源電圧ＶＤＤに接続され、一方、そのＮチャネル型ＭＯＳトランジスタのソースは上記ノードＮ１に接続される。また、クロック信号ＣＬＫは、上記チャージポンプ回路３２の出力電圧Ｖｏｕｔに基づきレベル変換される。

【００５７】
このバッファ回路１１０は、電源電圧「ＶＤＤ」が印加される給電端子１１２と、同端子１１２及びキャパシタＣ１間の導通を制御するＰチャネル型ＭＯＳトランジスタ１１１と、接地端子１１４と、同端子１１４及びキャパシタＣ１間の導通を制御するＮチャネル型ＭＯＳトランジスタ１１３とを備えている。

【００５８】
そしてバッファ回路１１０においては、上記トランジスタＴＲ１がオンされてから、キャパシタＣ１に論理「Ｈ」レベルの信号が供給されるまでの期間における電力の浪費を抑制すべく、次のような手順で上記各トランジスタ１１１及び１１３の制御信号を生成する。すなわち、制御クロック信号φＴ１を論理「Ｈ」レベルにすべく指令信号がタイミング調整回路１００から入力されると、この指令信号に基づいてまず、トランジスタ１１３をオフとする制御信号を生成する。そして、このトランジスタ１１３をオフとする制御信号に基づいて論理「Ｈ」レベルの制御クロック信号φＴ１を生成する。更に、生成された論理「Ｈ」レベルの制御クロック信号φＴ１に基づいて、トランジスタ１１１をオン状態とする制御信号を生成する。

【００６３】
なお、図６においては便宜上、先の図１に例示したような、トランジスタＴＲ１及びＴＲ２のソースが負電圧となるときに、この電圧値を上記制御クロック信号φＴ１、φＴ２の論理「Ｌ」レベルの電圧値とする構成については図示しないこととした。これを実現するためには、例えばＡＮＤ回路１０２及びＮＯＲ回路１１６の本来接地される側の給電端子を、これらトランジスタＴＲ１及びＴＲ２のソース端子に接続するなどすればよい。以下では、このように構成されていることを前提にその動作を説明する。

【００６６】
このＮＡＮＤ回路１０４から出力される論理「Ｌ」レベルの信号は、バッファ回路１１０においてＡＮＤ回路１１５に入力され、図７に示す時刻ｔ３において、このＡＮＤ回路１１５から論理「Ｌ」レベルの信号が上記制御信号Ｓ１１３としてトランジスタ１１３のゲート端子に印加される（図７（ｅ））。また、このＡＮＤ回路１１５から出力される論理「Ｌ」レベルの信号は、上記タイミング調整回路１００のＮＡＮＤ回路１０４からの出力信号とともに、ＮＯＲ回路１１６に入力される。これにより、図７に示す時刻ｔ４において、ＮＯＲ回路１１６からトランジスタＴＲ１のゲート端子へ論理「Ｈ」レベルの制御クロック信号φＴ１が出力される（図７（ｂ））。そして、この論理「Ｈ」レベルの制御クロック信号φＴ１の印加によって、トランジスタＴＲ１がオン状態となる。

【００７０】
更に、このインバータ１１７の出力は、ＡＮＤ回路１１５に入力される。同ＡＮＤ回路１１５では、このインバータ１１７から出力される論理「Ｈ」レベルの信号と上述したＮＡＮＤ回路１０４から出力される論理「Ｈ」レベルの信号との論理積条件に基づき、論理「Ｈ」レベルの信号を出力する。そして、この論理「Ｈ」レベルの信号が制御信号Ｓ１１３として、トランジスタ１１３のゲートに印加される（図７（ｅ））とともに、ＡＮＤ回路１０２に入力される。そして、このＡＮＤ回路１０２では、この論理「Ｈ」レベルの制御信号Ｓ１１３と、クロック信号ＣＬＫがインバータ１０１を介して反転された論理「Ｈ」レベルの信号との論理積条件に基づいて、論理「Ｈ」レベルの制御クロック信号φＴ２を生成し、これをトランジスタＴＲ２のゲート端子に印加する（図７（ｃ））。これにより、トランジスタＴＲ２がオンとなり、同トランジスタＴＲ２を介してノード電圧Ｖｎ１が出力電圧Ｖｏｕｔとして出力される。