JP3571478B2

JP3571478B2 - 昇圧回路

Info

Publication number: JP3571478B2
Application number: JP01488297A
Authority: JP
Inventors: 寿昌田中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-01-29
Filing date: 1997-01-29
Publication date: 2004-09-29
Anticipated expiration: 2017-01-29
Also published as: JPH10215563A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧を昇圧して出力する昇圧回路に関するものである。
【０００２】
【従来の技術】
昇圧回路の第１従来例を図９に示す。同図において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、Ｄ_１及びＤ_２はダイオード、Ｃ_１及びＣ_２はコンデンサであって、コンデンサＣ_１、Ｃ_２の一端は直列接続されたダイオードＤ_１、Ｄ_２のカソード側にそれぞれ接続されており、コンデンサＣ_１、Ｃ_２の他端はクロック入力端子４、基準電位接続端子３にそれぞれ接続されている。
【０００３】
以上の構成の昇圧回路では、入力端子１を電源電圧Ｖ_ＣＣに接続し、基準電位接続点３をグランド電位に接続し、クロック入力端子４にハイレベルがＶ_ＣＣで、ローレベルが０のクロックＣＬＫ_１を与えることによって、以下に示すような動作をする。尚、ダイオードＤ_１、Ｄ_２の順方向降下電圧をＶ_Ｆとする。
【０００４】
まず、クロックＣＬＫ_１が０のときは、コンデンサＣ_１、Ｃ_２にそれぞれ電荷が蓄えられて、Ａ_１点の電位はＶ_ＣＣ−Ｖ_Ｆ、Ｂ_１点の電位はＶ_ＣＣ−２Ｖ_Ｆとなる。次に、クロックＣＬＫ_１がＶ_ＣＣになったときは、コンデンサの電荷保存則により、Ａ_１点の電位は２Ｖ_ＣＣ−Ｖ_Ｆとなるが、ダイオードＤ_１によりコンデンサＣ_１に蓄えられた電荷が電源電圧Ｖ_ＣＣ側へ放出することはなく、すぐに、Ａ_１点の電位＝Ｂ_１点の電位＋Ｖ_ＦとなるようにコンデンサＣ_１に蓄えられた電荷がコンデンサＣ_２に移動して、Ｂ_１点の電位が上昇する（Ａ_１点の電位は２Ｖ_ＣＣ−Ｖ_Ｆより低くなる）。その後は、クロックＣＬＫ_１が０になっても、ダイオードＤ_２によりＢ_１点の電位は維持される。このようにして、Ｂ_１点の電位はクロックが立ち上がる毎に上昇し、２（Ｖ_ＣＣ−Ｖ_Ｆ）に漸近していき、出力端子２からは２（Ｖ_ＣＣ−Ｖ_Ｆ）の電圧が出力される（図１０参照）。
【０００５】
昇圧回路の第２従来例を図１１に示す。同図において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、Ｐ_１、Ｐ_２、及び、Ｐ_３はｐチャネルＭＯＳ型ＦＥＴ（以下、ｐＭＯＳと略記する）、Ｎ_１はｎチャネルＭＯＳ型ＦＥＴ（以下、ｎＭＯＳと略記する）、Ｃ_１及びＣ_２はコンデンサである。
【０００６】
そして、ｐＭＯＳＰ_１、Ｐ_２は、ｐＭＯＳＰ_１を入力端子１側にし、ｐＭＯＳＰ_２を出力端子２側にして、入力端子１と出力端子２との間に直列に接続されており、ｐＭＯＳＰ_３とｎＭＯＳＮ_１は、ｐＭＯＳＰ_３を入力端子１側にｎＭＯＳＮ_１を基準電位接続端子３側にして、入力端子１と基準電位接続端子３との間に直列に接続されている。また、コンデンサＣ_１はｐＭＯＳＰ_１とｐＭＯＳＰ_２との接続点とｐＭＯＳＰ_３とｎＭＯＳＮ_１との接続点との間に接続されており、コンデンサＣ_２は出力端子２と基準電位接続端子３との間に接続されている。また、ｐＭＯＳＰ_１、Ｐ_２、Ｐ_３、及び、ｎＭＯＳＮ_１のゲートにはクロック入力端子４が接続されており、ｐＭＯＳＰ_１のゲートについては不図示の反転回路を介して接続されている。
【０００７】
以上の構成の昇圧回路では、入力端子１を電源電圧Ｖ_ＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫ_２を与えることによって、以下に示すような動作をする。
【０００８】
まず、クロックＣＬＫ_２がハイレベルであるときは、ｐＭＯＳＰ_１及びｎＭＯＳＮ_１がＯＮ、ｐＭＯＳＰ_２、Ｐ_３がＯＦＦであり、コンデンサＣ_１に電荷が蓄えられて、Ａ_２点の電位はＶ_ＣＣとなる。一方、クロックＣＬＫ_２がローレベルであるときは、ｐＭＯＳＰ_２、Ｐ_３がＯＮ、ｐＭＯＳＰ_１及びｎＭＯＳＮ_１がＯＦＦであり、クロックＣＬＫ_２がローレベルであるときにコンデンサＣ_１に蓄えられた電荷により、Ａ_２点の電位は２Ｖ_ＣＣに上昇するが、すぐさま、Ａ_２点の電位とＢ_２点の電位とが等しくなるように、コンデンサＣ_１に蓄えられた電荷がコンデンサＣ_２に移動して、Ｂ_２点の電位（コンデンサＣ_２の電圧）が上昇する（Ａ_２点の電位は２Ｖ_ＣＣより低くなる）。このようにして、Ｂ_２点の電位はクロックＣＬＫ_２がハイレベルになる毎に上昇し、２Ｖ_ＣＣ−ΔＶ_０（−ΔＶ_０については後述する）に漸近していき、出力端子２からは２Ｖ_ＣＣ−ΔＶ_０の電圧が出力される（図１２参照）。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記第１従来例の昇圧回路では、スイッチング素子（ダイオード）での電圧降下分（上記例では２Ｖ_Ｆ）だけの損失があり、昇圧効率がよくない。また、上記第２従来例の昇圧回路では、スイッチング素子としてＭＯＳ型ＦＥＴを用いており、スイッチング素子での電圧降下は実質的にない（無視できる）ので、第１従来例の昇圧回路ほど昇圧効率は悪くないが、昇圧電圧に損失ΔＶ_０が発生する。
【００１０】
この損失ΔＶ_０が発生する理由について説明すると、ｐＭＯＳＰ_１とｐＭＯＳＰ_２とは互いに逆位相でＯＮするが、上記第２従来例の構成では、必ず両者が同時にＯＮしているタイミングが発生してしまい、そのときには、電源電圧Ｖ_ＣＣ以上に昇圧されたコンデンサＣ_２からｐＭＯＳＰ_３、Ｐ_１を介して電源電圧Ｖ_ＣＣが接続された入力端子１側へ電流が流れ（コンデンサＣ_２に蓄えられた電荷が放出し）、その分、コンデンサＣ_２の電圧が低下してしまうからである。
【００１１】
尚、実際には、ｐＭＯＳＰ_１とｐＭＯＳＰ_２だけではなく、ｐＭＯＳＰ_３とｎＭＯＳＮ_１とを含めた４つのトランジスタが全て同時にＯＮしているタイミングが発生しており、コンデンサＣ_１に蓄えられた電荷も放出してしまうので、ｐＭＯＳＰ_２、Ｐ_３がＯＮ、ｐＭＯＳＰ_１、ｎＭＯＳＮ_１がＯＦＦの状態に確定したときにはコンデンサＣ_１の電圧がＶ_ＣＣより低くなっており、Ａ_２点及びＢ_２点の電位は２Ｖ_ＣＣまで上昇しきれないので、ΔＶ_０以上の損失が発生している。
【００１２】
このように、従来の昇圧回路では、昇圧電圧に損失が発生しており、この損失分を補うために、必要以上に昇圧段（１つのスイッチング素子と１つのコンデンサとの組み合わせ）を設けることになり、不経済であるとともに、回路面積も大きくなってしまう。
【００１３】
そこで、本発明は、実質的に電圧損失がない、良好な昇圧効率を有する昇圧回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の昇圧回路では、入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、・・・、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧２の整数）の実質的に電圧降下のないスイッチング素子と、第ｍコンデンサ（ｍ＝１、２、・・・、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わる際、及び、第（ｍ＋１）スイッチング素子がＯＦＦからＯＮに切り換わる際には、第ｍスイッチング素子がＯＦＦであり、また、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、第ｍスイッチング素子がＯＦＦからＯＮに切り換わる際には、第（ｍ＋１）スイッチング素子がＯＦＦであることを特徴としている。
【００１５】
以上の構成の昇圧回路において、第ｍコンデンサと第（ｍ＋１）コンデンサとの隣接する２つのコンデンサ、及び、これらのコンデンサに係わる第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との２つのスイッチング素子について着目すると、前段のコンデンサ（第ｍコンデンサ）のスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わるとともに、次段のスイッチング素子（第（ｍ＋１）スイッチング素子）がＯＦＦからＯＮに切り換わることによって、前段のコンデンサから次段のコンデンサ（第（ｍ＋１）コンデンサ）に電荷が転送されるが、この際には、前段のスイッチング素子（第ｍスイッチング素子）がＯＦＦであるので、前段のコンデンサに蓄えられた電荷が次段のコンデンサ以外に放出することはない。
【００１６】
また、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる、前段のスイッチング素子がＯＦＦからＯＮに切り換わる、あるいは、次段のスイッチング素子がＯＮからＯＦＦに切り換わることによって、前段のコンデンサから次段のコンデンサへの電荷の転送が終了するが、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、前段のスイッチング素子がＯＦＦからＯＮに切り換わる際には、次段のスイッチング素子がＯＦＦであることからして、次段のスイッチング素子をＯＮからＯＦＦに切り換えるという動作のみによって、前段のコンデンサから次段のコンデンサへの電荷の転送を終了するので、次段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはない。
【００１７】
以上より、本発明の構成によれば、最終段のコンデンサ（第ｎコンデンサ）の電圧、すなわち、昇圧回路の出力電圧は、昇圧元電圧（電源電圧、及び、各コンデンサのスイッチング素子に接続されていない側への印加電圧（ハイレベルとローレベルとの差））をＶ_CCとすると、ｎ×Ｖ_CCとなり、昇圧元電圧の整数倍の電圧が得られ、寄生容量や配線抵抗を無視すれば、昇圧電圧に損失は殆ど発生しない。
また、本発明の昇圧回路では、入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧４の整数）の実質的に電圧降下のないスイッチング素子と、第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、前記ｎが奇数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に前記ｎが奇数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第１制御信号を与えるとともに、前記ｎが偶数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に、前記第１制御信号とは異なる、前記ｎが偶数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第２制御信号を与えることを特徴としている。
【００１８】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の第１実施形態である昇圧回路の構成を示す図であって、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、５は制御回路、Ｐ_１及びＰ_２はｐＭＯＳ、Ｃ_１及びＣ_２はコンデンサである。尚、本第１実施形態においては、コンデンサＣ_１の容量≧コンデンサＣ_２の容量としている。
【００１９】
そして、ｐＭＯＳＰ_１、Ｐ_２は、ｐＭＯＳＰ_１を入力端子１側にし、ｐＭＯＳＰ_２を出力端子２側にして、入力端子１と出力端子２との間に直列に接続されている。また、コンデンサＣ_１の一端はｐＭＯＳＰ_１とｐＭＯＳＰ_２との接続点に接続されており、コンデンサＣ_２は出力端子２と基準電位接続端子３との間に接続されている。また、制御回路５は、１つの入力端子Ｉ_１と３つの出力端子Ｏ_１１、Ｏ_１２、Ｏ_１３を有しており、入力端子Ｉ_１にはクロック入力端子４が接続されており、出力端子Ｏ_１１、Ｏ_１３にはｐＭＯＳＰ_１、Ｐ_２のゲートがそれぞれ接続されており、出力端子Ｏ_１２にはコンデンサＣ_１のｐＭＯＳＰ_１とｐＭＯＳＰ_２との接続点に接続されていない側が接続されている。
【００２０】
次に、制御回路５の構成を図２に示す。同図において、５１及び５４は抵抗及びコンデンサからなる遅延回路、５２及び５７はＯＲ回路、５３はバッファ回路、５５及び５６は反転回路である。そして、ＯＲ回路５２の２つの入力の一方は入力端子Ｉ_１にそのまま接続されており、他方は遅延回路５１を介して入力端子Ｉ_１に接続されており、その出力は出力端子Ｏ_１１に接続されている。また、バッファ回路５３の入力は遅延回路５１を介して入力端子Ｉ_１に接続されており、その出力は出力端子Ｏ_１２に接続されている。また、ＯＲ回路５７の２つの入力の一方は遅延回路５４及び反転回路５５を介してバッファ回路５３の出力に接続されており、他方は反転回路５６を介して入力端子Ｉ_１に接続されており、その出力は出力端子Ｏ_１３に接続されている。尚、バッファ回路５３のハイレベル出力とローレベル出力との間にはＶ_ＣＣの差があるものとし、以降の説明では、ハイレベル出力をＶ_ＣＣ、ローレベル出力を０としている。
【００２１】
以上の構成により、制御回路５の入出力関係は、入力端子Ｉ_１に１つのパルスを与えると、図３に示すように、出力端子Ｏ_１１からの出力はパルスの立ち上がりと同時にハイレベルとなり、パルスが立ち下がると遅延回路５１による遅延時間Ｔ_１の経過後ローレベルとなり、また、出力端子Ｏ_１２からの出力はパルスが立ち上がると遅延回路５１による遅延時間Ｔ_１の経過後ハイレベル（Ｖ_ＣＣ）となり、パルスが立ち下がると遅延回路５１による遅延時間Ｔ_１の経過後ローレベル（０）となり、また、出力端子Ｏ_１３からの出力はパルスが立ち上がると遅延回路５１による遅延時間Ｔ_１及び遅延回路５４による遅延時間Ｔ_２の経過後ローレベルとなり、パルスの立ち下がりと同時にハイレベルとなる。
【００２２】
以上の構成の制御回路５を有する図１に示す昇圧回路の入力端子１を電源電圧Ｖ_ＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫを与えた際の動作を図４を用いて説明する。
【００２３】
まず、クロックＣＬＫの立ち上がりと同時に、制御回路５の出力端子Ｏ_１１からの出力がハイレベルとなって、ｐＭＯＳＰ_１がＯＦＦとなり、電源電圧によるコンデンサＣ_１の充電を終了する（この時点でコンデンサＣ_１の電圧はＶ_ＣＣとなっている）。次に、時間Ｔ_１の経過後、制御回路５の出力端子Ｏ_１２からの出力がハイレベルとなって、コンデンサＣ_１のｐＭＯＳＰ_１とｐＭＯＳＰ_２との接続点に接続されていない側のＳ点の電位はハイレベル（Ｖ_ＣＣ）となり、コンデンサの電荷保存則により、ｐＭＯＳＰ_１とｐＭＯＳＰ_２との接続点であるＭ点の電位は２Ｖ_ＣＣに上昇する。
【００２４】
次に、時間Ｔ_２の経過後、制御回路５の出力端子Ｏ_１３からの出力がローレベルとなって、ｐＭＯＳＰ_２がＯＮとなり、コンデンサＣ_２の出力端子２側のＦ点の電位とＭ点の電位とが等しくなるようにコンデンサＣ_１、Ｃ_２間で電荷が移動するが、このときにはＭ点の電位の方がＦ点の電位よりも低いことはあり得ないので、コンデンサＣ_１からコンデンサＣ_２へ電荷が移動し、コンデンサＣ_２の電圧、すなわち、Ｆ点の電位が上昇する。
【００２５】
そして、クロックＣＬＫの立ち下がりと同時に、制御回路５の出力端子Ｏ_１３からの出力がハイレベルとなって、ｐＭＯＳＰ_２がＯＦＦとなり、コンデンサＣ_２の充電（コンデンサＣ_１からコンデンサＣ_２への電荷の転送）を終了する。次に、時間Ｔ_１の経過後、制御回路５の出力端子Ｏ_１１及びＯ_１２からの出力がローレベルとなって、ｐＭＯＳＰ_１がＯＮとなるとともに、Ｓ点の電位がローレベル（０）に立ち下がり、Ｍ点の電位は一瞬Ｖ_ＣＣ以下に低下するが、すぐさま、コンデンサＣ_１が電源電圧により充電されてＶ_ＣＣに復帰する。
【００２６】
このようにして、クロックＣＬＫが立ち上がる毎に、Ｆ点の電位は上昇していき、出力端子２からは昇圧元電圧である電源電圧Ｖ_ＣＣとコンデンサのスイッチング素子に接続されていない側への印加電圧Ｖ_ＣＣとの合計電圧２Ｖ_ＣＣの出力が得られ、昇圧電圧に損失は発生しない。この理由は以下に示す通りである。
【００２７】
それは、前段のコンデンサ（コンデンサＣ_１）のスイッチング素子（ｐＭＯＳ）に接続されていない側（Ｓ点）の電位をハイレベルにするとともに、後段のスイッチング素子（ｐＭＯＳＰ_２）をＯＮさせることによって、前段のコンデンサに蓄えられた電荷を後段のコンデンサ（コンデンサＣ_２）に転送するが、その前には、前段のスイッチング素子（ｐＭＯＳＰ_１）が確実にＯＦＦとなっているので、前段のコンデンサに蓄積された電荷が後段のコンデンサ以外に放出することはなく、また、前段のコンデンサのスイッチング素子に接続されていない側の電位をローレベルにする、前段のスイッチング素子をＯＮさせる、あるいは、後段のスイッチング素子をＯＦＦさせることによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するが、前段のコンデンサのスイッチング素子に接続されていない側の電位をローレベルにする際、及び、前段のスイッチング素子をＯＮさせる際には、後段のスイッチング素子が確実にＯＦＦとなっていることからして、後段のスイッチング素子をＯＦＦさせることのみによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するので、後段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはないからである。
【００２８】
尚、Ｓ点の電位をローレベルにするタイミングと、前段のスイッチング素子をＯＮにするタイミングとの前後関係については、上記第１実施形態においては同時にしているが、必ずしもこのようにする必要はなく、Ｓ点の電位をローレベルにしてから前段のスイッチング素子をＯＮにするようにしてもよいし、前段のスイッチング素子をＯＮにしてからＳ点の電位をローレベルにするようにしてもよい。
【００２９】
同じく、Ｓ点の電位をハイレベルにするタイミングと、後段のスイッチング素子をＯＮにするタイミングとの前後関係については、上記第１実施形態においてはＳ点の電位をハイレベルにしてから後段のスイッチング素子をＯＮにしているが、必ずしもこのようにする必要はなく、後段のスイッチング素子をＯＮにしてからＳ点の電位をハイレベルにしてもよいし、Ｓ点の電位をハイレベルにするタイミングと、後段のスイッチング素子をＯＮにするタイミングとを同時になるようにしてもよい。
【００３０】
次に、本発明の第２実施形態である昇圧回路の構成を図５に示す。本第２実施形態の昇圧回路では、上記第１実施形態の昇圧回路では昇圧段を２段しか設けていないのに対して、昇圧段をｎ段設け（ｎ＞２）、これに応じて、スイッチング素子のＯＮ／ＯＦＦ及びコンデンサのスイッチング素子に接続されていない側への印加電圧の切り換えを行う制御回路の構成を変更している。
【００３１】
図５において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、６は制御回路、Ｐ_１、Ｐ_２、Ｐ_３、Ｐ_４、…、Ｐ_ｎはｐＭＯＳ、Ｃ_１、Ｃ_２、Ｃ_３、Ｃ_４、…、Ｃ_ｎはコンデンサである。尚、本第２施形態においては、コンデンサＣ_１の容量≧コンデンサＣ_２の容量≧…≧コンデンサＣ_ｎの容量としている。
【００３２】
そして、ｐＭＯＳＰ_１、Ｐ_２、Ｐ_３、Ｐ_４、…、Ｐ_ｎは、ｐＭＯＳＰ_１を入力端子１側にし、ｐＭＯＳＰ_ｎを出力端子２側にして、ｐＭＯＳＰ_１、ｐＭＯＳＰ_２、…、ｐＭＯＳＰ_ｎの順に、入力端子１と出力端子２との間に直列に接続されている。また、コンデンサＣ_ｍ（ｍ＝１、２、…、ｎ−１）の一端はｐＭＯＳＰ_ｍとｐＭＯＳＰ_ｍ＋１との接続点に接続されており、コンデンサＣ_ｎは出力端子２と基準電位接続端子３との間に接続されている。
【００３３】
また、制御回路６は、１つの入力端子Ｉ_２と４つの出力端子Ｏ_ＰＯ、Ｏ_ＣＯ、Ｏ_ＰＥ、Ｏ_ＣＥを有しており、入力端子Ｉ_２にはクロック入力端子４が接続されており、出力端子Ｏ_ＰＯにはｐＭＯＳＰ_１、Ｐ_３、Ｐ_５、…の奇数段のｐＭＯＳのゲートが接続されており、出力端子Ｏ_ＰＥにはｐＭＯＳＰ_２、Ｐ_４、Ｐ_６、…の偶数段のｐＭＯＳのゲートが接続されており、出力端子Ｏ_ＣＯにはコンデンサＣ_１、Ｃ_３、Ｃ_５、…の奇数段のコンデンサ（最終段のコンデンサＣ_ｎを除く）のｐＭＯＳに接続されていない側が接続されており、出力端子Ｏ_ＣＥにはコンデンサＣ_２、Ｃ_４、Ｃ_６、…の偶数段のコンデンサ（最終段のコンデンサＣ_ｎを除く）のｐＭＯＳに接続されていない側が接続されている。
【００３４】
次に、制御回路６の構成を図６に示す。同図において、６１及び６３は抵抗及びコンデンサからなる遅延回路、６２はバッファ回路、６４、６６、及び、６７は反転回路、６５及び６８はＯＲ回路である。そして、バッファ回路６２の入力は遅延回路６１を介して入力端子Ｉ_２に接続されており、その出力は出力端子Ｏ_ＣＯに接続されているとともに、反転回路６４を介して出力端子Ｏ_ＣＥに接続されている。また、ＯＲ回路６５の２つの入力の一方は遅延回路６３を介してバッファ回路６２の出力に接続されており、他方は入力端子Ｉ_２に接続されており、その出力は出力端子Ｏ_ＰＯに接続されている。また、ＯＲ回路６８の２つの入力の一方は遅延回路６３及び反転回路６６を介してバッファ回路６２の出力に接続されており、他方は反転回路６７を介して入力端子Ｉ_２に接続されており、その出力は出力端子Ｏ_ＰＥに接続されている。尚、バッファ回路６２の出力には、第１実施形態と同じく、ハイレベル出力とローレベル出力との間にＶ_ＣＣの差があるものとし、以降の説明では、ハイレベル出力をＶ_ＣＣ、ローレベル出力を０としている。
【００３５】
以上の構成により、制御回路６の入出力関係は、入力端子Ｉ_２に１つのパルスを与えると、図７に示すように、出力端子Ｏ_ＰＯからの出力は、パルスの立ち上がりと同時にハイレベルとなり、パルスが立ち下がると遅延回路６１及び６３による遅延時間（Ｔ_１＋Ｔ_２）の経過後ローレベルとなる。また、出力端子Ｏ_ＣＯからの出力は、パルスが立ち上がると遅延回路６１による遅延時間Ｔ_１の経過後ハイレベル（Ｖ_ＣＣ）となり、パルスが立ち下がると遅延回路６１による遅延時間Ｔ_１の経過後ローレベル（０）となる。また、出力端子Ｏ_ＰＥからの出力は、パルスが立ち上がると遅延回路６１及び６３による遅延時間（Ｔ_１＋Ｔ_２）の経過後ローレベルとなり、パルスの立ち下がりと同時にハイレベルとなる。また、出力端子Ｏ_ＣＥからの出力は、パルスが立ち上がると遅延回路６１による遅延時間Ｔ_１の経過後ローレベル（０）となり、パルスが立ち下がると遅延回路６１による遅延時間Ｔ_１の経過後ハイレベル（Ｖ_ＣＣ）となる。
【００３６】
以上の構成の制御回路６を有する図５に示す昇圧回路の入力端子１を電源電圧Ｖ_ＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫを与えた際の動作を図８を用いて説明する。尚、図８は、図面を簡略化するため、ｎ＝３の場合の各部の動作状態及び各点の電位を表している。
【００３７】
まず、クロックＣＬＫの立ち上がりと同時に、制御回路６の出力端子Ｏ_ＰＯからの出力がハイレベルとなって、奇数段のｐＭＯＳＰ_２ｋ−１（ｋは自然数）がＯＦＦとなり、奇数段のコンデンサＣ_２ｋ−１の充電（電源電圧によるコンデンサＣ_１の充電、及び、偶数段のコンデンサＣ_２ｋから奇数段のコンデンサＣ_２ｋ＋１への電荷の転送）を終了する。
【００３８】
次に、時間Ｔ_１の経過後、制御回路６の出力端子Ｏ_ＣＯからの出力がハイレベルとなって、奇数段のコンデンサＣ_２ｋ−１のｐＭＯＳに接続されていない側のＳ_２ｋ−１点の電位はハイレベル（Ｖ_ＣＣ）となり、コンデンサの電荷保存則により、奇数段のコンデンサＣ_２ｋ−１のｐＭＯＳに接続されている側のＭ_２ｋ−１点の電位はＶ_ＣＣだけ上昇する。また、制御回路６の出力端子Ｏ_ＣＥからの出力がローレベルとなって、偶数段のコンデンサＣ_２ｋのｐＭＯＳに接続されていない側のＳ_２ｋ点の電位はローレベル（０）となり、コンデンサの電荷保存則により、偶数段のコンデンサＣ_２ｋのｐＭＯＳに接続されている側のＭ_２ｋ点の電位はＶ_ＣＣだけ低下する。
【００３９】
次に、時間Ｔ_２の経過後、制御回路６の出力端子Ｏ_ＰＥからの出力がローレベルとなって、偶数段のｐＭＯＳＰ_２ｋがＯＮとなり、Ｍ_２ｋ−１点の電位とＭ_２ｋ点の電位とが等しくなるようにコンデンサＣ_２ｋ−１、Ｃ_２ｋ間で電荷が移動するが、本実施形態では、Ｍ_２ｋ−１点の電位の方がＭ_２ｋ点の電位よりも高いので、コンデンサＣ_２ｋ−１からコンデンサＣ_２ｋへ電荷が移動し、コンデンサＣ_２ｋの電圧、すなわち、Ｍ_２ｋ点の電位が上昇する。
【００４０】
そして、クロックＣＬＫの立ち下がりと同時に、制御回路６の出力端子Ｏ_ＰＥからの出力がハイレベルとなって、偶数段のｐＭＯＳＰ_２ｋがＯＦＦとなり、偶数段のコンデンサＣ_２ｋの充電（奇数段のコンデンサＣ_２ｋ−１から偶数段のコンデンサＣ_２ｋへの電荷の転送）を終了する。
【００４１】
次に、時間Ｔ_１の経過後、制御回路６の出力端子Ｏ_ＣＥからの出力がハイレベルとなって、Ｓ_２ｋ点の電位はハイレベル（Ｖ_ＣＣ）となり、コンデンサの電荷保存則により、Ｍ_２ｋ点の電位はＶ_ＣＣだけ上昇する。また、制御回路６の出力端子Ｏ_ＣＯからの出力がローレベルとなって、Ｓ_２ｋ−１点の電位はローレベル（０）となり、コンデンサの電荷保存則により、Ｍ_２ｋ−１点の電位はＶ_ＣＣだけ低下する。
【００４２】
次に、時間Ｔ_２の経過後、制御回路６の出力端子Ｏ_ＰＯからの出力がローレベルとなって、奇数段のｐＭＯＳＰ_２ｋ−１がＯＮとなり、Ｍ_２ｋ点の電位とＭ_２ｋ＋１点の電位とが等しくなるようにコンデンサＣ_２ｋ、Ｃ_２ｋ＋１間で電荷が移動するが、本実施形態では、Ｍ_２ｋ点の電位の方がＭ_２ｋ＋１点の電位よりも高いので、コンデンサＣ_２ｋからコンデンサＣ_２ｋ＋１へ電荷が移動し、コンデンサＣ_２ｋ＋１の電圧、すなわち、Ｍ_２ｋ＋１点の電位が上昇する。尚、コンデンサＣ_１は電源電圧により充電され、その電圧はＶ_ＣＣに復帰する。
【００４３】
このようにして、クロックＣＬＫが立ち上がる毎に、Ｍ_２ｋ点の電位が上昇して、２ｋ×Ｖ_ＣＣに漸近していき、また、クロックが立ち下がる毎に、Ｍ_２ｋ＋１点の電位が上昇して、（２ｋ＋１）×Ｖ_ＣＣに漸近していき、最終段のコンデンサＣ_ｎの電圧はｎ×Ｖ_ＣＣとなる、すなわち、出力端子２からは昇圧元電圧であるＶ_ＣＣの整数倍の電圧が得られ、寄生容量や配線抵抗を無視すれば、昇圧電圧に損失は殆ど発生しない。この理由は以下に示す通りである。
【００４４】
それは、隣接する２つのコンデンサ、及び、これらのコンデンサに係わる２つのスイッチング素子について着目すると、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わるとともに、後段のスイッチング素子がＯＦＦからＯＮに切り換わることによって、前段のコンデンサから後段のコンデンサに電荷が転送されるが、この際には、前段のスイッチング素子がＯＦＦであるので、前段のコンデンサに蓄えられた電荷が後段のコンデンサ以外に放出することはなく、また、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる、前段のスイッチング素子がＯＦＦからＯＮに切り換わる、あるいは、後段のスイッチング素子がＯＮからＯＦＦに切り換わることによって、前段のコンデンサから後段のコンデンサへの電荷の転送が終了するが、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、前段のスイッチング素子がＯＦＦからＯＮに切り換わる際には、後段のスイッチング素子がＯＦＦであることからして、後段のスイッチング素子をＯＮからＯＦＦに切り換えるという動作のみによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するので、後段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはないからである。
【００４５】
尚、上記第２実施形態における各コンデンサの容量の大小関係については、効率を考えなければ、コンデンサＣ_１の容量＜コンデンサＣ_２の容量＜…＜コンデンサＣ_ｎの容量としても構わない。
【００４６】
【発明の効果】
以上の通り、本発明の昇圧回路によれば、昇圧電圧の損失が殆ど生じることはなく、その出力には昇圧元電圧の整数倍の電圧が得られ、非常に昇圧効率がよい。したがって、必要以上に昇圧段を設けずに済み、経済的であるとともに、回路面積も縮小されるので、機器のコストダウン及び小型化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態である昇圧回路の構成を示す図である。
【図２】制御回路５の構成を示す図である。
【図３】制御回路５の入出力関係を説明する図である。
【図４】本発明の第１実施形態である昇圧回路における、入力端子１に電源電圧Ｖ_ＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫを与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図５】本発明の第２実施形態である昇圧回路の構成を示す図である。
【図６】制御回路６の構成を示す図である。
【図７】制御回路６の入出力関係を説明する図である。
【図８】本発明の第２実施形態である昇圧回路における、入力端子１に電源電圧Ｖ_ＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫを与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図９】昇圧回路の第１従来例を示す図である。
【図１０】第１従来例の昇圧回路における、入力端子１に電源電圧Ｖ_ＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫ_１を与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図１１】昇圧回路の第２従来例を示す図である。
【図１２】第２従来例の昇圧回路における、入力端子１に電源電圧Ｖ_ＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫ_２を与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【符号の説明】
１入力端子
２出力端子
３基準電位接続端子
４クロック入力端子
５、６制御回路
Ｐ_１、Ｐ_２、…、Ｐ_ｎｐチャネルＭＯＳ型ＦＥＴ
Ｃ_１、Ｃ_２、…、Ｃ_ｎコンデンサ
５１、５４遅延回路
５２、５７ＯＲ回路
５３バッファ回路
５５、５６反転回路
６１、６３遅延回路
６２バッファ回路
６４、６６、６７反転回路
６５、６８ＯＲ回路
Ｄ_１、Ｄ_２ダイオード
Ｎ_１ｎチャネルＭＯＳ型ＦＥＴ

Claims

入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧２の整数）の実質的に電圧降下のないスイッチング素子と、
第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、
前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、
第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わる際、及び、第（ｍ＋１）スイッチング素子がＯＦＦからＯＮに切り換わる際には、第ｍスイッチング素子がＯＦＦであり、また、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、第ｍスイッチング素子がＯＦＦからＯＮに切り換わる際には、第（ｍ＋１）スイッチング素子がＯＦＦであることを特徴とする昇圧回路。
入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧４の整数）の実質的に電圧降下のないスイッチング素子と、
第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、
前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、
前記ｎが奇数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に前記ｎが奇数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第１制御信号を与えるとともに、
前記ｎが偶数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に、前記第１制御信号とは異なる、前記ｎが偶数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第２制御信号を与えることを特徴とする昇圧回路。
請求項１または請求項２に記載の昇圧回路を備えたことを特徴とする機器。