KR960006378B1 - 기판전압발생회로의 차아지펌프회로 - Google Patents

Abstract

내용 없음.

Description

기판전압발생회로의 차아지펌프회로

제1도는 종래기술에 의한 기판전압발생회로의 차아지펌프회로를 보여주는 회로도.

제2도는 제1도에서의 각 접속노드별 파형특성을 보여주는 타이밍도.

제3도는 본 발명에 의한 기판전압발생회로의 차아지펌프회로를 보여주는 회로도.

제4도는 제3도에서의 각 접속노드별 파형특성을 보여주는 타이밍도.

본 발명은 반도체메모리창치(semiconductor memory device)의 기판전압발생회로(substrate bias generator)에 관한 것으로, 특히 반도체 기판(substrate)에 소망의 음(negative)전압을 직접으로 공급하는 차아지 펌프(charge pump)회로에 관한 것이다.

통상적으로 하나의 억세스트랜지스터와 하나의 스토리지캐패시터로 이루어지는 메모리 셀 구성을 가지는 다이나믹램(dynamic RAM) 또는 이에 상응하는 메모리장치의 경우에는 기판(substrate)에 소정레벨의 음(-)전압을 공급하는 기판전압발생회로를 필수적으로 구비함은 이미 잘 알려진 기술이다. 한편 이러한 기판전압발생회로를 칩 내부에 탑재하여 기판에 음전압을 공급하는 이유는 기판에 접지전압(GND)을 연결한 경우에 비하여 다음과 같은 몇가지의 잇점이 수반되기 때문이다. 첫째 트랜지스터의 몸체효과(body effect)에 기인하여 발생하는 문턱전압(threshold voltage)의 변화를 최소화할 수 있으며, 또한 펀치-스루우(punch through)전압을 높여주고 접합정전용량(junction capacitance)을 감소시켜 동작속도의 항상을 얻을수 있다. 둘째 서브드레쉬홀드(sub-threshold) 전류를 줄이면서, 티티엘(TTL) 입력단의 입력전압이 언더슈트(undershoot)됨으로써 순방향 바이어스(forward-bias)되는 것을 억제시켜서 메모리 칩을 보호해 준다. 또한 기생트랜지스터(parasitic transistor)의 발생을 방지할 수 있는 효과가 있다. 이러한 잇점에 나타나는바와 같이 기판전압발생회로를 사용하여 기판에 일정한 음(-)전압을 공급하면 메모리 칩의 성능이 전반적으로 향상된다.

이와 관련하여 1988년 10월 4일 자로 미합중국에서 특허등록된 4,775,959호(발명의 명칭:SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE HAVING BACK-BIAS VOLTAGE GENERATOR)는 저전력을 소모하는 기판전압발생회로를 개시하고 있다. 한편 상기의 특허에 개시된 바와 같이 이 기술분야의 통상의 기술로 인정되는 기판전압발생회로의 일반적 구성은, 오실레이터(oscillator)와, 이 오실레이터의 발진신호에 대응하여 기판전압을 소망의 레벨로 펌핑하는 차아지펌프회로와, 기판전압의 레벨을 검출하고 검출된 값에 대응하여 상기의 오실레이터를 구동하는 디텍터로 이루어진다. 이러한 구성에서 실질적으로 기판전압을 소망의 레벨로 생성하는 것은 차아지펌프회로이며, 이 차아지펌프의 펌핑동작에 따라 기판전압을 보다 고속으로 그리고 효율적으로 얻을 수 있게 된다.

제1도는 기판전압발생회로를 구성하는 차아지펌프회로로서, 상기 특허에 개시된 차아지펌프회로보다는 개량된 그리고 이 기술분야에 공지된 회로구성을 보여주고 있다. 제1도의 구성을 간략히 설명하면 다음과같다. 즉, 오실레이터(도시되지 않음)의 출력신호OSC를 증폭하는 직렬연결된 2개의 인버터로 구성된 드라이버(2,4)와, 이 드라이버(2,4)의 출력신호를 지연(delay)하는 직렬연결된 2개의 인버터로 구성된 지연회로(6,8)와, 드라이버(2,4)와 지연회로(6,8)의 각 출력을 각각 하나씩 입력하는 노아게이트 10 및 낸드게이트 24와, 노아게이트 10의 출력노드에 입력단자가 접속된 인버터 12와, 인버터 12 및 낸드게이트기의 출력단에 각각 전극의 일단씩이 연결되는 펌핑캐패시터 16 및 28과, 펌핑캐패시터 16 및 28의 각 전극과 승압노드 36 사이에 형성되는 전송(pass)트랜지스터 20 및 32와, 펌핑캐패시터 16 및 28의 각 펌핑노드 18 및 30의 전압레벨을 선충전(precharge) 또는 접지레벨 VSS이하로 고정시켜 주기 위한 선충전회로(22,34)로 이루어진다. 제1도의 구성에 따른 동작특성을 살펴보면 다음과 같다. 오실레이터의 출력신호OSC로 부터 차아지펌프회로의 입력단을 구성하는 드라이버(2,4) 및 지연회로(6,8)를 거쳐 펌핑캐패시터 16 및 28에는 서로전압레벨이 반대로 되는 신호가 입력된다, 이로부터 펌핑캐패시터 16 및 28은 서로 펌핑동작이 교대로 이루어지는 즉, 더블펌핑을 하게 된다. 이러한 동작은 기판전압 VBB의 펌핑효율을 높이기 위한 것이다. 한편 펌핑캐패시터 16 및 28에 전달되는 신호를 살펴보면, 접속노드 14에 충전되는 전압의 상태가 "하이"에서 "로우"로 될 때 펌핑캐패시터 16의 커플링(coupling)동작에 의한 펌핑에 의해 펌핑노드 18의 전압레벨은 OV에서 -VCC까지 변하게 된다. 이렇게 커플링동작에 따라 펌핑노드 14에 충전된 전압은 전송트랜지스터20을 통해 승압노드 36으로 전송된다. 한편 이러한 일련의 과정은 펌핑캐패시터 28 및 전송트랜지스터 32에서도 동일하게 발생하되, 펌핑노드 18과 30은 서로 교대로 펌핑하게 된다, 이렇게 해서 기판전압 VBB는 소망의 레벨까지 떨어지게 된다. 그러나 이때 전송트랜지스터의 문턱전압인 VT 때문에 기판전압 VBB의 전압레벨은 완전한 -VCC레벨까지 떨어지지 못하고 -VCC＋까지만 떨어지게 된다. 이와 관련하여 제2도는 제1도의 구성에 따른 각 접속노드별 파형특성을 보여주는 타이밍도이다. 그래서 이러한 것을 최대한 억제하기 위하여 이 기술분야에서는 통상적으로 펌핑캐패시터 16 및 28의 크기를 최대한 크게 하여 이를 극복하려 하고 있다. 그러나 펌핑캐패시터 16 및 28의 크기를 최대한 크게 하여도 완전한 -VCC레벨까지 얻지는 못하게 되며 또한 그 크기를 크게 하는데도 한계가 있게 되는 바, 결과적으로 제1도의 기술은 기판전압 VBB의 펌핑능력이 한계가 있으며 또한 그렇게 평가되어 온 실정이다.

한편 본 출원인에 의해 1991년 10월 25일 자로 대한민국에 특허출원한 출원번호 '91-18834'호(발명의 명칭: 기판전압발생장치의 차아지 펌프회로)는 전송트랜지스터의 게이트를 한번의 오실레이터입력신호에 대응하여 한번의 펌핑을 하는 기술을 개시하고 있다. 이러한 기술에 의해 전술한 제1도의 기술보다는 보다 항상된 펌핑능력을 갖게 된다. 그러나 이와 같은 기술도 궁극적으로는 완전한 -VCC레벨의 기판전압 VBB를 갖는데는 한계가 있게된다.

따라서 본 발명의 목적은 기판전압을 펌핑하는 능력이 우수한 기판전압발생회로의 차아지펌프회로를 제공함에 있다.

본 발명의 다른 목적은 기판전압을 소망의 레벨까지 완전하게 펌핑할 수 있는 기판전압발생외로의 차아지펌프회로를 제공함에 있다.

본 발명의 또다른 목적은 펌핑캐패시터의 크기에 상관없이 기판전압을 소망의 레벨까지 완전하게 펌핑하는 기판전압발생회로의 차아지펌프회로를 제공함에 있다.

본 발명의 또다른 목적은 펌핑캐패시터의 크기에 상관없이 기판전압을 고속으로 소망의 레벨까지 완전하게 펌핑하여 동일칩의 동작능력을 향상시키는 기판전압발생회로의 차아지펌프회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 기판전압을 승압노드로 전송하는 전송(pass)트랜지스터의 게이트를 더블펌핑하는 기판전압발생회로임을 특징으로 한다.

상기 본 발명에 의한 기판전압발생회로는, 오실레이터의 발진신호에 대응하여 기판전압을 승압노드로 전송하는 전송트랜지스터의 게이트를 더블펌핑하는 차아지펌프회로를 구비한다.

상기 본 발명에 의한 차아지펌프회로는, 오실레이터의 발진신호를 입력하는 입력노드와, 상기 입력노드에 입력되는 발진신호를 지연하는 제1지연회로와, 상기 제1지연회로의 출력신호를 지연하는 제2지연회로와, 소정의 펌핑노드와 기판전압을 출력하는 승압노드와의 사이에 채널이 집속된 전송트랜지스터와, 상기 입력노드에 입력된 발진신호에 대응하여 상기 전송트랜지스터의 게이트를 1차 펌핑하는 제1펌핑캐패시터와, 상기 제1지연회로의 츨력신호에 대응하여 상기 전송트랜지스터의 게이트를 2차 펌핑하는 제2펌핑캐패시터와, 상기 제2지연회로를 통한 입력에 대응하여 상기 펌핑노드를 펌핑하는 제3펌핑캐패시터를 구비하여, 상기발진신호에 대응하여 기판전압을 승압노드로 전송하는 전송트랜지스터의 게이트를 더블펌핑함을 특징으로한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

여기에서 사용되는 "더블펌핑(double pumping)''이라는 용어는 임의의 노드 또는 전극에 한 번의 신호입력에 내용한 펌핑동작을 수행할 시에 연속되는 2번의 펌핑이 발생되는 동작을 나타낸다.

제3도는 본 발명에 의한 기판전압발생회로의 차아지펌프회로를 보여주는 회로도이다. 제3도의 구성을 살펴보면 다음과 같다. 제3도의 구성에서 도면부호 42,...,60 그리고 76,...,92는 공지의 회로구성이다. 즉, 도면부호 42,...,50 그리고 76,...,86은 오실레이터(도시되지 않음)의 발진신호OSC를 지연 및 증폭하는 드라이버이고, 도면부호 52 및 88은 펌핑캐패시터이며, 도면부호 58 및 60은 펌핑노드 54 및 90의 선충전(precharge)회로이다. 여기서 드라이버를 구성하는 인버터체인 42,...,50 그리고 인버터체인 76,...,86의 각 인버터(inverter)의 수가 서로 다른 것은 펌핑캐패시터 52 및 88의 펌핑동작을 서로 교대로 하기 위함이다. 접선블럭 120으로 도시된 것이 본 발명의 핵심을 이루는 더블펌핑제어회로이다. 더블펌핑제어회로 120의구성은, 인버터 42의 출력단자와 노드 64 사이에 전극의 양단이 형성된 펌핑캐패시터 62와, 인버터 46의 출력단자와 노드 70 사이에 전극의 양단이 형성된 펌핑캐패시터 68과, 노드 64와 70 사이에 채널이 형성된 트랜지스터 66과, 인버터 76의 출력단자에 입력단자가 접속된 인버터 94와, 인버터 94의 출력단자와 노드 98 사이에 전극의 양단이 형성된 펌핑캐패시터 96과, 인버터 80의 출력단자에 입력단자가 접속된 인버터102와, 인버터 102의 출력단자와 노드 106 사이에 전극의 양단이 형성된 펌핑캐패시터 104와, 노드 98과106 사이에 채널이 형성된 트랜지스터 100과, 접속노드 70의 전압레벨을 선충전 및 접지레벨 이하로 유지시키고 게이트가 접속노드 106에 접속되는 트랜지스터 72와, 접속노드 64의 전압레벨을 선충전 및 접지레벨 이하로 유지시키고 게이트가 접속노드 106에 접속되는 트랜지스터 74와, 접속노드 98의 전압레벨을 선충전 및 접지레벨 이하로 유지시키고 게이트가 접속노드 98에 접속되는 트랜지스터 110과, 접속노드 106의 전압레벨을 선충전 및 접지레벨 이하로 유지시키고 게이트가 접속노드 70에 접속되는 트랜지스터 108로 이루어진다. 더블펌핑제어회로 120의 구성에서, 트랜지스터 72와 108 그리고 74와 110이 서로 래치(latch)형태로 접속되어 있는 것은 펌핑효율을 증가시키기 위함이며, 펌핑캐패시터 96 및 104에 각각 인버터 94 및 102가 접속되어 있는 것은 오실레이터의 발진신호OSC의 입력에 대응하여 접속노드 70과 106의 펌프동작이 서로 교대로 하기위함이다. 이러한 구성에서 접속노드 70은 한번의OSC의 입력에 대응하여 더블펌핑을 하게 되는데 더블펌핑간격은 지연회로로 동작하는 인버터 44 및 46의 지연시간에 따라 결정된다. 또한 접속노드 106도 한번의OSC의 입력에 대응하여 더블펌핑을 하게 되는데 더블펌핑간격은 지연회로로 동작하는 인버터 78 및 80의 지연시간에 따라 결정된다.

제4도는 제3도의 구성에 따른 각 접속노드별 파형특성을 보여주는 타이밍도이다.

제3도에 도시된 본 발명에 의한 차아지펌프회로의 동작특성을 제4도를 참조하여 살펴보면 다음과 같다. 먼저 본 발명은, 차아지펌프회로가 전송트랜지스터의 게이트를 음(-)의 전압으로 더블펌핑하는 기술에 입각하여 그 논리 및 회로구성을 실현한 기판전압발생회로임을 요지로 하고 있다. 이를 상술하면, 오실레이터의 출력신호OSC가 칩의 파워-업(power-up)시 또는 디텍터의 검출동작에 대응하여 발진하게 되면 이에 대응하여 펌핑캐패시터 52 및 88의 펌핑동작은 제1도와 같은 종래기술의 그것과 동일하게 이루어진다. 먼저 제3도의 하단부에 있는 구성소자들(도면부호 76,.....,110)의 동작올 본다. 오실레이터의 출력신호OSC가 "로우"에서 "하이"로 입력하게 되면, 3개의 펌핑캐패시터들 88,96,104 중 펌핑캐패시터 96은 인버터 76및 94의 지연에 의해 제일 먼지 펌핑하게 된다. 그래서 접속노드 98은 -VCC레벨로 떨어지게 된다. 이로부터 그리고 접속노드 l06은 적어도 -VCC+IVTI레벨로 1차 펌핑된다. 한핀 이러한 l차펌핑동작동안에 오실레이터의 출력신호OSC가 인버터 78,80 및 102를 거치게 되면 펌핑캐패시터 104의 펌핑동작에 의해 이전의 적어도 -VCC+IVTI레벨에서 -VCC - IVTI레벨이하로 더 떨어지게 된다. 즉, 접속노드 106은 결과적으로 2차펌핑되어 소망의 레벨로 되는 -VCC - IVTI레벨이하로 떨어지게 되어 전송트랜지스터 92의 게이트에 그대로 공급된다. 따라서 펌핑캐패시터 88에 인버터 82, 84 및 86의 지연을 거쳐 "하이"의 신호가 입력되면 접속노드 90은 -VCC레벨로 된 후 전송트랜지스터 92의 채널을 통하여 바로 레벨의 강하현상없이 그대로 승압노드 112로 전송된다. 이러한 과정은 제4도에 잘 나타나 있다. 한편 이러한 펌핑과정은 접속노드 70에서도 그대로 발생하게 되고 동시에 펌핑노드 54의 -VCC레벨로 레벨의 떨어짐없이 전송트랜지스터 56을 통하여 그대로 승압노드 112로 전송된다. 이러한 펌핑동작은 펌핑캐패시터 52와 88이 서로 교대로 그리고 반복적으로 수행함에 의해 승압노드 1l2가 소망의 레벨로 되는 것은 제1도의 종래기술보다 더 고속으로 이루어짐을 용이하게 예측할 수 있다. 한편 이러한 동작은 저전압에서도 그 효과가 나타나게 되어 더욱 유리하게 작용할 수 있다.

제3도는 전술한 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이지만, 이는 신호의 논리 그리고 각 인버터의 지연시간을 고려하여 다르게 실현되어질 수 있음은 이 기술분야의 통상의 지식을 가진자에게는 자명한 사실이다.

상술한 바와 같이 본 발명에 의한 기판전압발생회로의 차아지펌프회로는 더블펌핑제어회로를 구비함에 의해 펌핑노드에 충전된 -VCC레벨의 전압을 그대로 레벨의 떨어짐없이 승압노드로 전송할 수 있는 효과가 있다. 또한 이 승압된 기판전압을 고속으로 발생시킬 수 있는 효과도 있다.

Claims (2)

1. 반도체메모리장치의 기판전압발생회로에 있어서, 오실레이터의 발진신호를 입력하는 입력노드와 상기 입력노드에 입력되는 발진신호를 지연하는 제1지연회로와, 상기 제1지연회로의 출력신호를 지연하는 제2지연회로와, 소정의 펌핑노드와 기판전압을 출력하는 승압노드와의 사이에 채널이 접속된 전송트랜지스터와, 상기 입력노드에 입력된 발진신호에 대응하여 상기 전송트랜지스터의 게이트를 1차펌핑하는 제1펌핑캐패시터와, 상기 제1지연회로의 출력신호에 대응하여 상기 전송트랜지스터의 게이트를 2차 펌핑하는 제2펌핑캐패시터와, 상기 제2지연회로를 통한 입력에 대응하여 상기 펌핑노드를 펌핑하는 제3펌핑캐패시터를 구비하여, 상기 발진신호에 대응하여 기판전압을 승압노드로 전송하는 전송트랜지스터의 게이트를 더블펌핑함을 특징으로 하는 차아지펌프회로.
2. 반도체메모리장치의 기판전압발생회로에 있어서, 오실레이터의 발진신호를 입력하는 입력노드와, 상기입력노드에 입력되는 발진신호를 지연하는 제1지연회로와, 상기 제1지연회로의 출력신호를 지연하는 제2지연회로와, 소정의 제1펌핑노드와 기판전압을 출력하는 승압노드와의 사이에 채널이 접속된 제1전송트랜지스터와, 상기 입력노드에 입력된 발진신호에 대응하여 상기 제l전송트랜지스터의 게이트를 1차펌핑하는 제1펌핑캐패시터와, 상기 제1지연회로의 출력신호에 대응하여 상기 제1전송트랜지스터의 게이트를 2차 펌핑하는 제2펌핑캐패시터와, 상기 제2지연회로를 통한 입력에 대응하여 상기 제1펌핑노드를 펌핑하는 제3펌핑캐패시터를 포함하는 제1더블펌핑제어회로와, 상기 입력노드에 입력되는 발진신호를 반전지연하는 재3지연회로와, 상기 제3지연회로의 출력신호를 지연하는 제4지연회로와, 소정의 제2펌핑노드와 상기 승압노드와의 사이에 채널이 접속된 제2전송트랜지스터와, 상기 입력노드에 입력된 발진신호의 반전신호에 대응하여 상기 제2전송트랜지스터의 게이트를 1차 펌핑하는 제4펌핑캐패시터와, 상기 제3지연회로의 출력신호에 대응하여 상기 제1전송트랜지스터의 게이트를 2차 펌핑하는 제5펌핑캐패시터와, 상기 제4지연회로를 통한 입력에 대응하여 상기 제2펌핑노드를 펌핑하는 제6펌핑캐패시터를 포함하는 제2더블펌핑제어회로를 구비하여,상기 발진신호의 입력에 대응하여 기판전압을 승압노드로 전송하는 제1전송트랜지스터와 제2전송트랜지스터의 각 게이트를 교대로 더블펌핑함을 특징으로 하는 차아지펌프회로.