KR940010837B1 - Dram의 워드선 구동회로 - Google Patents

Dram의 워드선 구동회로 Download PDF

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Abstract

내용 없음.

Description

DRAM의 워드선 구동회로
제 1 도는 NMOS 트랜지스터를 사용한 종래의 워드선 구동회로를 나타내는 상세 회로도.
제 2 도는 상기 제 1 도에 따른 동작 파형도.
제 3 도는 CMOS 트랜지스터를 사용한 종래의 워드선 구동회로를 나타내는 상세 회로도.
제 4 도는 상기 제 3 도에 따른 동작 파형도.
제 5 도는 본 발명에 따른 워드선 구동 게이트로의 부전압 전달신호를 발생하기 위한 상세 회로도.
제 6 도는 상기 제 5 도의 각부 파형도.
제 7 도는 본 발명의 일 실시예에 따른 워드선 구동회로의 상세 회로도.
제 8 도는상기 제 7 도의 각부파형도.
* 도면의 주요부분에 대한 부호의 설명
6 : 낸드 게이트
7,8,14,18 내지 23,26,27 : PMOS 트랜지스터
9,10,11,13,15,28 내지 31 : NMOS 트랜지스터
12,16,17 : 인버터 24 : 다이오드
25 : 컨덴서 105 내지 108 : 워드선 구동단
109 : 고 전압 레벨전달 회로 110 : 부전압 전달회로
본 발명은 다이나믹 램(Dynamic RAM)의 워드선 구동회로에 관한 것으로, 다이나믹 램의 메모리 셀이NMOS 트랜지스터와 저장 캐퍼시터로 구성될때 저장 노드에 완전한 전원전위(Vcc)를 저장하기 위해서 NMOS 트랜지스터의 게이트 전극인 워드선에 NMOS 트랜지스터의 문턱전압보다 더 높은 전압 신호를 전달하기 위한 DRAM의 워드선 구동회로에 관한 것이다.
제 1 도 내지 제 4 도를 참조하여 종래 기술에 대하여 설명한다.
제 1 도 및 제 2 도는 각각 NMOS 트랜지스터를 사용한 종래의 워드선 구동회로 및 동작 파형도이다.
낸드 게이트(1)의 입력 모두가 하이 상태(제 2a 도)이면 상기 낸드 게이트(1)의 출력은 로우가 되고(제 2b 도) 상기 낸드 게이트(1)의 출력은 인버터(2)에 인가되어 하이 상태로(제 2c 도) 출력된다.
상기 인버터(2)의 출력은 Vcc가 게이트단에 인가되는 NMOS 트랜지스터(3)의 드레인단에 인가되며 상기 NMOS 트랜지스터(3)의 소오스단전압은 제 2d 도에 나타나 있다.
워드선 1을 선택할 경우 워드선 구동단(101) 내부의 NMOS 트랜지스터(4)의 드레인단에 선택 신호(제 2e 도)를 인가하고 나머지 워드선 구동단(102,103,104)에는 선택 신호를 인가하지 않음으로써(제 2f 도)상기 워드선 구동단(101)의 출력(즉 NMOS 트랜지스터(5)의 드레인단 출력)은 제 2g 도의 와 같게 되고 나머지 워드선 구동단(102,103,104)의 출력은 제 2h 도와 같게 된다.
그러나 제 2 도에서 알 수 있듯이 NMOS 트랜지스터(3)의 소오스단 최대 전압치(제 2d 도)와 상기 NMOS 트랜지스터(3)의 드레인단 프리차지(precharge) 및 상기 워드선 구동단(101)에 인가되는 선택 신호(제 2e 도)의 상승간의 경쟁이 문제가 된다.
즉 상기 NMOS 트랜지스터(3)의 소오스단 전압은 부트스트랩핑(bootstraping)을 두번 거치게 되어 상기 NMOS 트랜지스터(3)의 게이트단 전압(Vcc)보다 휠씬 높은 전위까지 상승(현 4M DRAM의 경우 5 의 게이트단 전압하에서 드레인단의 최대 전압치는 약 11 에 이른다)하기 때문에 P-N 접합(상기 NMOS 트랜지스터(3)의 소오스단과 P형 기판간의 접합)의 고신뢰성을 기하기 어려운 문제점이 있엇다.
제 3 도 및 제 4 도는 각각 종래의 CMOS 트랜지스터를 사용하여 구현한 종래의 워드선 구동회로 및 그의 파형도이다.
낸드 게이트(6)의 입력 모두가 하이 상태(제 4a 도)이면 상기 낸드 게이트(6)의 출력은 로우 상태가 되고(제 4b 도) 상기 낸드 게이트(6)의 출력은 NMOS 트랜지스터(11)의 게이트단과 인버터(12)에 인가되며 상기 인버터(12)는 로우 상태의 전압을 반전시켜서 약간의 시간이 지연된 하이 상태의 전압을(제 4c 도)NMOS 트랜지스터(13)의 게이트단에 인가한다.
결국 상기 NMOS 트랜지스터(11)는 동작 불능 상태가 되고 NMOS 트랜지스터(13)는 동작 상태가 되어 NMOS 트랜지스터(9)가 드레인단 전압(제 4d 도)은 상기 NMOS 트랜지스터(9)의 게이트단에 인가되는전압(Vcc)보다 높은 하이 전압(Vpp)을 유지하게 되고 NMOS 트랜지스터(10)의 드레인단 전압(제 4e 도)은 로우 상태가 된다.
여기에서 상기 NMOS 트랜지스터를 사용한 워드선 구동회로와 구성상의 중요한 차이점을 볼수가 있는데, 다름아닌 상기 NMOS 트랜지스터(9,10)의 게이트단에 인가되는 전압(Vcc)보다 적어도 NMOS 트랜지스터(9,10)의 문턱 전압 이상만큼 높은 새로운 구동 전압 소오스(Vpp)를 인가하기 위한 두개의 PMOS 트랜지스터(7,8)를 부가하여 구성한 것이 제 3 도에 잘 나타나 있다.
결과적으로 워드선 1을 선택할 경우 워드선 구동단(105) 내부의 PMOS 트랜지스터(14)의 소오스단에 선택신호(제 4f 도)를 인가하고 나머지 워드선 구동단(106,107,108)에는 선택 신호를 인가하지 않음으로써(제 4h 도) 상기 워드선 구동단(105)의 출력(즉 NMOS 트랜지스터(15)의 드레인단 출력)은 제 4g 도 와 같게 되고 나머지 워드선 구동단(106,107,108)의 출력은 제 4i 도와 같게 된다.
상기 제 3 도에서 미 설명된 109는 고 전압 레벨 전달 회로를 나타낸다.
그러나 선택되지 않은 워드선들이 상기 워드선 구동단(106,107,108)의 구성요소인 PMOS 트랜지스터(도면에 도시하지 않았음)를 통하여 0 로(제 4h 도) 접속되어 홀드 오프(hold off)되고, 상기 PMOS 및 NMOS 트랜지스터(14,15)의 게이트 전압이 0 이면 선택되지 않는 워드선 구동단(106,107,108)의 PMOS트랜지스터의 드레인 전압이 0 이므로 상기 PMOS 트랜지스터(14)의 문턱 전압의 절대치까지는 상기PMOS 트랜지스더(14)가 오프되어 아무런 구동 능력이 없게되어 0 에서 상기 PMOS 트랜지스터(14) 문턱 전압의 절대치 까지의 구간에는 워드선이 동작 불능 상태가 된다.
따라서 별도의 홀드 오프 회로가 추가되어야 하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 고신뢰성에 유리한 CMOS형 구동회로의 개념을 도입하되 구동단의 PMOS 트랜지스터의 게이트 전압을 구동시에 0 내지 -3 정도로 낮추어 줌으로서 선택되지 않은 워드선들에 대한 홀드 오프 기능을 NMOS형 구동회로와 비슷하게 수행하도록 하고,선택된 워드선의 구성 요소인 구동단의 PMOS 트랜지스터의 게이트단 전압을 향상시킴으로서 속도가 개선된 DRAM의 워드선 구동회로를 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 각각 포함하는 다수의 CMOS형 워드선 구동단과; 상기 N채널 MOS 트랜지스터의 구동전압 보다 적어도 N채널MOS 트랜지스터 문턱전압 만큼 더 높은 전압을 발생하는 구동전압 소오스(Vpp)와 ; 상기 CMOS형 구동단의 공통게이트 전극에 구동전압을 인가하기 위하여 상기 구동전압 소오스(Vpp)에 연결된 고 전압 레벨전달수단; 접지전압 및 접지전압 아래의 예정된 부전압을 발생하는 부전압 신호 발생수단; 구동전압 레벨(Vpp)과 부전압레벨 사이의 전압을 상기 CMOS형 워드선 구동단의 공통 게이트에 인가하기 위하여 상기고 전압 레벨 전달 수단, 상기 부전압 신호 발생수단 및 CMOS형 워드선 구동단의 공통게이트 전극에 연결되는 부전압 전달 수단을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 5 도는 본 발명의 워드선 구동 게이트로의 부전압 전달신호(ss)를 발생하기 위한 상세 회로도이고 제 6 도는 상기 제 5 도의 각부 파형도를 나타낸다.
도면 제 5 도에서 16, 17은 인버터, 18 내지 23은 PMOS 트랜지스터, 24는 다이오드, 25는 컨덴서를 각각 나타낸다.
워드선 구동 게이트로의 전달신호(ss)(0 내지 -3 )를 발생하기 위한 일 실시예를 나타내는 구성은 다음과 같다.
DRAM(도면에 도시하지 않았음)의 외부 핀 입력인 열 어드레스 스트로브(상기 열 어드레스 스트로브 신호(RAS)는 DRAM의 동작 상태를 결정하는데 하이 상태이면 대기 상태로, 로우 상태이면 정상적인 읽기/쓰기와 재생 동작이 가능하도록 한다.)의 반전 신호(/RAS : 액티브시 로우)를 인버터(16)에 인가하고 상기 인버터(16)의 출력단에 인버터(17)의 입력단을 연결하며 상기 인버터(16)의 출력단에 PMOS 트랜지스터(18)의 드레인단과 소오스단을 연결하여 상기 PMOS 트랜지스터(18)가 컨덴서 역할을 하도록 한다.
또한 상기 인버터(17)의 출력단에 PMOS 트랜지스터(19)의 드레인단과 소오스단을 연결하여 상기PMOS 트랜지스터(19)가 컨덴서 역할을 하도록 한다. 그리고 상기 PMOS 트랜지스터(18)의 게이트단에 PMOS 트랜지스터(20,21) 각각의 소오스단과 PMOS 트랜지스터(22)의 게이트단을 연결하며, 상기 PMOS트랜지스터(19)의 게이트단에 PMOS 트랜지스터(22,23) 각각의 소오스단과 PMOS 트랜지스터(21)의 게이트단, 다이오드(24)의 애노드단 및 컨덴서(25)의 일단을 연결하여 구성한다.
그리고 상기 PMOS 트랜지스터(20,21,22,23)의 드레인단 및 상기 컨덴서(25)의 타단 전압은 접지(0)로 하며, 상기 PMOS 트랜지스터(20,23)의 게이트단 전압도 0 로 하고 상기 다이오드(24)의 캐소드단은 P형 기판에 연결되도록 한다.
이때 상기한 구성에서 알 수 있듯이 상기 PMOS 트랜지스터(20,23)는 다이오드처럼 작용하여 부동 상태를 막고 초기 상태를 유기하는 스타터(starter) 기능을 갖는다.
상기와 같이 구성된 워드선 구동 게이트의 전달신호 발생회로의 동작은 다음과 같다.
정상 상태에서 열 어드레스 스트로브의 반전 신호(/RAS)가 상기 인버터(16)에 인가되어 상기 인버터(16)에서 출력된 열 어드레스 스트로브 신호(RAS)가 0 이면 상기 인버터(17)의 출력은 5 이고, 상기PMOS 트랜지스터(21)의 소오스단은 상기 PMOS 트랜지스터(18)를 통하여 -3 에, 출력단은 상기 PMOS 트랜지스터(22)에 의해 0 로 유지된다.
또한 상기 인버터(16)에 인가되는 열 어드레스 스트로브의 반전신호(/RAS)가 0 이고(제 6a 도 참조)상기 인버터(16)에서 출력된 열 어드레스 스트로브 신호(RAS)가 5 로 전이하면(제 6b 도 참조) 상기 인버터(17)의 출력은 다시 0 로 전이하고(제 6c 도 참조) 상기 PMOS 트랜지스터(18,19)의 부스트랩핑(boostraping)에 의해 상기 PMOS 트랜지스터(21)의 소오스단의 전위는 상승하기 시작하고(제 6d 도 참조) 출력단은 0 에서 부(negative)전위로 하강하기 시작하여 결국 -3 에 이르므로(제 6e 도 참조) 상기PMOS 트랜지스터(21)가 온되어 상기 PMOS 트랜지스터(21)의 소오스단은 0 로 클램프(clamp)된다.
상기한 출력단의 부전입 최대치는 부트스트랩핑을 통해 전하 공급을 하는 PMOS 트랜지스터(19)와 출력단의 컨덴서(25)의 비에 의해 결정되므로 그 값을 적절히 조절할 수 있으나 P형 기판 전압보다 휠씬 낮아지게 되면 모든 NMOS 트랜지스터의 드레인-소오스를 구성하는 P-N 접합 다이오드가 온되어 래치 엎(latch up) 유발 가능성이 있으므로 상기 다이오드(24)에 의해 출력단 전압을 상기 P형 기판 전압에 대하여 클램프시킨다.
제 7 도는 본 발명의 일 실시예를 나타내는 상세 회로도이고, 제 8 도는 상기 제 7 도의 각부 파형도이다. 도면에서 6은 낸드 게이트, 7과 8과 14와 26 및 27은 PMOS 트랜지스터, 9와 10과 11과 13과 15 및 28내지 31은 NMOS 트랜지스터, 12는 인버터, 105 내지 108은 워드선 구동단, 109는 고 전압 레벨 전달 회로, 110은 부전압 전달회로를 각각 나타낸다.
본 발명의 일 실시예에 대한 구성은 다음과 같다.
먼저, 본 발명의 워드선 구동회로는 상기 제 5 도에서 설명한 부전압 발생회로 의 출력을 손실없이 워드선구동단으로 전달하는 부전압 전달회로(110)를 제 3 도의 고 전압 레벨 전달 회로(109)와 워드선 구동단(105내지 108) 사이에 형성하여 구동능력을 향상시킨 것이다.
먼저 상기 제 3 도에서 기 설명된 앤드 게이트(6)와 상기 낸드 게이트(6)에 연결된 고 전압 레벨 전달 회로(109)의 구성 요소인 NMOS 트랜지스터(9)의 드레인단에 PMOS 트랜지스터(26)의 게이트단을 연결하고 NMOS 트랜지스터(10)의 드레인단에 PMOS 트랜지스터(27)의 게이트단을 연결하며 상기 PMOS 트랜지스터(27)의 드레인단에 상기 워드선 구동단(105,106,107,108)을 연결하여 구성한다.
또한 소오스단에 Vcc전압 보다 높은 전압을 갖는 Vpp전압이 연결된 상기 PMOS 트랜지스터(26,27)의 드레인단에 NMOS 트랜지스터(28,29)의 드레인단을 각각 연결하고 상기 NMOS 트랜지스터(28,29)의 게이트단 각각에 전압 Vcc를 인가한다.
그리고 상기 NMOS 트랜지스터(28)의 소오스단에 NMOS 트랜지스터(30)의 드레인단과 NMOS 트랜지스터(31)의 게이트단을 각각 연결하고, 상기 NMOS 트랜지스터(29)의 소오스단에 NMOS 트랜지스터(31)의 드레인단과 NMOS 트랜지스터(30)의 게이트단을 각각 연결하여 크로스커플시키며, 상기 NMOS 트랜지스터(30,31)의 소오스단에 상기 제 5 도에서 기 설명된 워드선 구동 게이트의 부전압 전달신호 발생회로의 출력단을 연결하여 구성한다.
상기한 바와 같이 구성된 본 발명의 일 실시예에 대한 동작은 다음과 같다.
시간 T1 이전 즉, 제 5 도의 부전압 발생회로의 출력(ss)이 0 인 시점 이전(제 8a 도 참조)에는 상기 낸드 게이트(6)의 입력이 모두 로우 상태이므로(제 8b 도 참조) 상기 워드선 구동 게이트의 부전압 전달신호 발생회로의 출력은 0 (제 8a 도 참조)이다.
따라서 상기 낸드 게이트(6)의 출력은 5 가 되고 상기 인버터(12)의 출력은 0 가 되며 상기 NMOS 트랜지스터(9)의 드레인단 전압은 0 (제 8c 도 참조), 상기 NMOS 트랜지스터(10)의 드레인단 전압은 7(제 8d 도 참조)가 된다.
결국 상기 PMOS 트랜지스터(26)는 오프되고 상기 PMOS 트랜지스터(27)는 온되어 상기 워드선 구동단(105,106,107,108)의 입력은 7 로 유지하게 되므로(제 8f 도 참조) 상기 NMOS 트랜지스터(15) 및 상기워드선 구동단(106,107,108)의 NMOS 트랜지스터(도면에 도시하지 않았음)가 온되어 워드선들이 0 로 유지된다.
시간 T1중에 상기 제 5 도에서 설명한 바와같이 워드선 구동 게이트의 부전압 전달신호 발생회로의 출력이 -3 로 전이하면 크로스커플로 되어 있는 상기 NMOS 트랜지스터(30,31)에 의해 상기 NMOS 드랜지스터(28)의 드레인단 전압은 -3 가 된다(제 8e 도 참조).
시간 T2 에(제 8a 도 참조) 비로소 입력된 행 어드레스 조합에 의해 상기 낸드 게이트(6)에 5 가 인가되면(제 8b 도 참조) 상기 낸드 게이트(6)의 출력은 0 , 상기 인버터(12)의 출력은 5 로 전이하고 상기 NMOS 트랜지스터(11)는 오프, 상기 NMOS 트랜지스터(13)은 온되며 따라서 상기 NMOS 트랜지스터(9)는 온(제 8c 도 참조), 상기 NMOS 트랜지스터(10)는 오프(제 8d 도 참조)가 되어 상기 NMOS 트랜지스터(28)의 드레인단 전압은 7 로 충전되면서(제 8e 도 참조) 상기 NMOS 트랜지스터(31)를 온시키고 상기 워드선 구동단(105,106,107,108)의 입력단에는 상기 워드선 구동 게이트의 전달신호 발생회로 출력단의 저장 전하들의 유입이 생겨 -3 전압(제 8f 도 참조)이 인가된다(상기 워드선 구동단(105,106,107,108)의 입력단의 캐퍼시터에 비해 상기 워드선 구동 게이트의 전달신호 발생회로 출력단의 캐퍼시더가 휠씬크기 때문에 상기 워드선 구동 게이트의 전달신호 발생회로 출력단의 전위가 거의 100% 인가된다).
이에 따라 상기 PMOS 트랜지스터(14) 및 상기 워드선 구동단(106,107,108)의 PMOS 트랜지스터(도면에 도시하지 않았음)가 모두 온되고 워드선들과 선택 신호간을 접속시킨다.
4개의 워드선 구동단(105,106,107,108)가운데 제 1워드선을 선택한 경우는 선택 신호가 7 이므로(제 8g 도 참조) 상기 워드선 구동단(105)의 입력 전압 -3 에 의해 온 된 상기 PMOS 트랜지스터(14)를 통하여 제 1워드선으로 7 가 전달된다(제 8h 도 참조).
상기에서 알 수 있듯이 종래의 게이트 전극이 0 를 유지하던 방식에 비하여 온 전압이 3 개선되었으므로 횔씬 빠르게 구동된다.
선택되지 않는 나머지 세 워드선, 즉 제 2와 제 3 및 제 4워드선들의 경우 선택 신호가 0 (제 8i 도 참조)이고 상기 워드선 구동단(106,107,108)의 입력 전압이 7 이므로 역시 모두 온되어 있으며 따라서 세 워드선들은 0 (제 8j 도 참조)로 홀드 오프시키게 된다.
상기한 바와 같이 본 발명은 고 집적화되는 반도체 소자에서 CMOS형 워드선 구동회로의 사용으로 고신뢰성을 확보할 수 있고 홀드 오프 기능을 수행하며 속도가 증가되는 효과가 있다.

Claims (3)

  1. DRAM의 워드선 구동회로에 있어서, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 각각 포함하는 다수의 CMOS형 워드선 구동단(105 내지 108)과 ; 상기 N채널 MOS 트랜지스터의 구동전압 보다적어도 N채널 MOS 트랜지스터 문턱전압 만큼 더 높은 전압을 발생하는 구동전압 소오스(Vpp)와; 상기CMOS형 구동단(105 내지 108)의 공통게이트 전극에 구동전압을 인가하기 위하여 상기 구동전압 소오스(Vpp)에 연결된 고 전압 레벨 전달 수단(109); 접지전압 및 접지전압 아래의 예정된 부전압을 발생하는 부전압 신호 발생수단 ; 구동전압 레벨(Vpp)과 부전압 레벨사이의 전압을 상기 CMOS형 워드선 구동단(105 내지 108)의 공통 게이트에 인가하기 위하여 상기 고 전압 레벨 전달 수단(109), 상기 부전압 신호 발생수단 및 CMOS형 워드선 구동단(105 내지 108)의 공통게이트 전극에 연결되는 부전압 전달 수단(110)을 포함하여 이루어지는 것을 특징으로 하는 DRAM의 워드선 구동회로.
  2. 제 1 항에 있어서, 상기 부전압 전달 수단(110)은 상기 고 전압 레벨 전달 수단(109)의 제 1출력단에 게이트단이 연결되고 소오스단은 제 1전원전압(Vpp)에 연결되는 제 1트랜지스터(26)와 ; 상기 전압 레벨전달 수단(109)의 제 2출력단에 게이트단이 연결되고 소오스단은 상기 제 1전원전압(Vpp)에 연결되는 제 2트랜지스터(27)와 ; 상기 제 1트랜지스터(26)에 연결되어 게이트단에 제 2전원전압(Vcc)이 인가되는 제 3트랜지스터(28)와 ; 상기 제 2트랜지스터(27)에 연결되어 게이트단에 제 2전원전압(Vcc)이 인가되는 제 4트랜지스터(29)와 ; 상기 제 3 및 제 4트랜지스터(28,29)에 드레인단이 각각 연결되어 크로스커플되고 각각의 소오스단은 상기 워드선 구동단(105,106,107,108)에 로우 레벨을 전달할때 접지전원보다 낮은 전압 레벨을 전달하도록 하는 부전압 신호 발생수단과 각각 연결되어 있는 것을 특징으로 하는 DRAM의 워드선 구동회로.
  3. 제 1 항에 있어서, 상기 전압 신호 발생수단은, DRAM의 열 어드레스 스트로브 신호(RAS)가 소오스단 및 드레인단에 인가되어 부트스트랩핑는 제 7트랜지스터(18)와 ; DRAM 열 어드레스 스트로브의 반전 신호가 소오스단 및 드레인단에 인가되어 부트스드랩핑는 제 8트랜지스터(19)와 ; 상기 제 7트랜지스터(18)의 게이트단에 소오스단이 연결되고 게이트단 및 드레인단은 접지전원에 연결되어 회로의 부동상태를 막고 초기상태를 유기하는 기능을 수행하는 제 9트랜지스터(20)와 ; 상기 제 7트랜지스터(18)의 게이트단에 소오스단이 연결되고, 게이트단은 상기 제 8트랜지스터(19)의 게이트단에 연결되며, 드레인단은 접지전원에연결되어 있는 제 10트랜지스터(21)와 ; 상기 제 8트랜지스터(19)의 게이트단에 소오스단이 연결되고, 게이트단은 상기 제 7트랜지스터(18)의 게이트단에 연결되며, 드레인단은 접지전원에 연결되어 있는 제 11트랜지스터(22)와 ; 상기 제 8트랜지스터(19)의 게이트단에 소오스단이 연결되고 게이트단 및 드레인단은 접지전원에 연결되어 회로의 부동상태를 막고 초기상태를 유기하는 기능을 수행하는 제 12트랜지스터(23)와 ; 상기 제 8, 제 10, 제 11 및 제 12트랜지스터(19,21,22,23)에 일단이 연결되며 타단은 P형 기판에 연결된 다이오드(24) ; 및 상기 다이오드(24)와 병렬 연결되는 컨덴서(25)를 포함하여 이루어지는 것을 특징으로 하는 DRAM의 워드선 구동회로.
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