KR100630529B1 - 반도체 메모리 장치의 워드라인 구동회로 - Google Patents

반도체 메모리 장치의 워드라인 구동회로 Download PDF

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Abstract

본 발명은 2개의 트랜지스터로만 구성된 서브 워드라인 드라이버를 구성함으로써 레이아웃 사이즈를 줄일 수 있는 워드라인 구동회로에 관한 것이다. 하나의 메인 워드라인에 복수개의 서브 워드라인 드라이버가 접속되고, 복수개의 서브 워드라인 각각은 서브 워드라인 구동전압(FX)과 접지전압 사이에 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 플로팅 방지부는, 문턱전압의 레벨을 갖는 구동신호를 이용해서 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서, 서브 워드라인 구동전압(FX)이 오프되어 있는 서브 워드라인 드라이버의 서브 워드라인이 플로팅되는 것을 방지한다.
메인 워드라인, 서브 워드라인, 플로팅 방지

Description

반도체 메모리 장치의 워드라인 구동회로{Word line driving circuit for semiconductor memory device}
도 1은 종래의 서브 워드라인 드라이버를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 서브 워드라인 드라이버를 도시한 회로도이다.
도 3a 내지 도 3c는 도 2의 신호들과 그에 따라 선택되는 메인 워드라인 및 서브 워드라인의 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210 : 메인 워드라인 드라이버
120-190, 230-300 : 서브 워드라인 드라이버
220 : 플로팅 방지부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 2개의 트랜지스터로 구성된 서브 워드라인 드라이버를 이용해서 서브 워드라인이 플로팅되는 것을 방지할 수 있는 워드라인 구동회로에 관한 것이다.
도 1은 종래의 워드라인 드라이버의 회로도로서, 이 워드라인 드라이버는 메인 워드라인 드라이버(110)와 8개의 서브 워드라인 드라이버(120-190)를 구비한다. 이들 8개의 서브 워드라인 드라이버(120-190)는 1개의 메인 워드라인(MWL0)의 제어를 받는다.
도 1을 참조하면, 메인 워드라인 드라이버(110)는 1개의 PMOS 트랜지스터(P1)와 1개의 NMOS 트랜지스터(N1)를 포함한다. PMOS 트랜지스터(P1)는 일단이 고전압(VPP)에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며, 게이트로 구동신호(DR)를 인가받아 동작한다. NMOS 트랜지스터(N1)는 일단이 접지전압에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며 구동신호(DR)에 의해 동작된다.
8개의 서브 워드라인 드라이버(120-190) 각각은 1개의 PMOS 트랜지스터(P2)와 2개의 NMOS 트랜지스터(N1, N2)를 포함한다. PMOS 트랜지스터(P2)는 일단이 서브 워드라인 구동전압(FX0)에 접속되고 다른 단이 서브 워드라인(SWL0)에 접속되며, 게이트가 메인 워드라인(MWL0)에 접속된다. NMOS 트랜지스터(N2)는 일단이 접지전압에 접속되고 다른 단이 서브 워드라인(SWL0)에 접속되며, 게이트가 메인 워드라인(MWL0)에 접속된다. NMOS 트랜지스터(N3)는 일단이 접지전압에 접속되고 다른 단이 서브 워드라인(SWL0)에 접속되며, 게이트가 서브 워드라인 구동전압(FX0B)에 접속된다. NMOS 트랜지스터(N3)는 서브 워드라인(SWL0)이 플로팅되는 것을 방지 하기 위해 구비되어 있다.
이렇게, 1개의 메인 워드라인 당 8개의 서브 워드라인 드라이버(120-190)가 연결된 경우, 서브 워드라인 드라이버(120-190) 각각이 3개의 트랜지스터로 구성되어 있기 때문에, 16개의 서브 워드라인 구동전압(FX, FXB)의 라인이 필요로 하게 된다. 이로 인해 서브 워드라인 드라이버의 레이아웃 사이즈가 커지게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 2개의 트랜지스터만으로 구성된 서브 워드라인 드라이버를 구성함으로써 레이아웃 사이즈를 줄일 수 있는 워드라인 구동회로를 제공하는데 목적이 있다.
또한, 본 발명은 하나의 메인 워드라인에 접속된 플로팅 방지부와 2개의 트랜지스터로만 구성된 서브 워드라인 드라이버를 이용해서 서브 워드라인이 플로팅되는 것을 방지할 수 있는 워드라인 구동회로를 제공하는데 또 다른 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 워드라인 구동회로는, 하나의 메인 워드라인에 접속된 메인 워드라인 드라이버; 상기 하나의 메인 워드라인에 접속된 복수개의 서브 워드라인 드라이버; 및 문턱전압의 레벨을 갖는 구동신호를 이용해서 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서, 상기 복수개의 서브 워드라인 드라이버의 각 서브 워드라인이 플로팅되는 것을 방지하는 플로팅 방지부를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따르면, 메인 워드라인 드라이버가 하나의 메인 워드라인에 접속되고, 상기 메인 워드라인에 복수개의 서브 워드라인 드라이버가 접속되는 반도체 메모리 장치의 워드라인 구동회로는, 문턱전압의 레벨을 갖는 구동신호를 이용해서 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서, 상기 복수개의 서브 워드라인 드라이버의 각 서브 워드라인이 플로팅되는 것을 방지하는 플로팅 방지부를 포함하고, 상기 복수개의 서브 워드라인 드라이버 각각은 서브 워드라인 구동전압과 접지전압 사이에 직렬 접속되어 서브 워드라인을 구동시키는 제1 및 제2 구동소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 실시예에 따른 워드라인 드라이버를 도시한 회로도이다.
도 2를 참조하면, 워드라인 드라이버는 메인 워드라인 드라이버(210), 플로팅 방지부(220), 서브 워드라인 드라이버(230-300)를 포함한다.
메인 워드라인 드라이버(210)는 메인 워드라인(MWL0)을 구동시키는 역할을 하는 것으로서, 1개의 PMOS 트랜지스터(P11)와 1개의 NMOS 트랜지스터(N11)를 포함한다. PMOS 트랜지스터(P11)는 일단이 고전압(VPP)에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며, 게이트로 구동신호(DR1)를 인가받아 동작한다. NMOS 트랜지스터(N11)는 일단이 접지전압에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며 게이트로 구동신호(DR2)를 인가받아 동작한다.
플로팅 방지부(220)는 선택된 메인 워드라인(MWL0))에 접속된 복수개의 서브 워드라인(SWL0-SWL7) 중 비선택된 서브 워드라인에 충전된 챠지(전류)를 접지전압(VSS)으로 리이크(leak)시키는 역할을 하는 것으로서, 1개의 PMOS 다이오드 트랜지스터(P12)와 1개의 NMOS 트랜지스터(N12)로 구성된다. PMOS 다이오드 트랜지스터(P12)는 일단이 코어전압(VCOR2)에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며, 게이트가 코어전압(VCOR2)에 접속되어 있다. NMOS 트랜지스터(N12)는 일단이 접지전압에 접속되고 다른 단이 메인 워드라인(MWL0)에 접속되며 게이트로 구동신호(DR3)를 인가받아 동작한다.
서브 워드라인 드라이버(230-300)는 서브 워드라인(SWL0-SWL7)을 구동시키는 역할을 하는 것으로서, 서브 워드라인 드라이버(230)는 1개의 PMOS 트랜지스터(P13)와 1개의 NMOS 트랜지스터(N13)를 포함한다. PMOS 트랜지스터(P13)는 일단이 서브 워드라인 구동전압(FX0)에 접속되고 다른 단이 서브 워드라인(SWL0)에 접속되며, 게이트가 메인 워드라인(MWL0)에 접속되어 있다. NMOS 트랜지스터(N13)는 일단이 접지전압에 접속되고 다른 단이 서브 워드라인(SWL0)에 접속되며, 게이트가 메인 워드라인(MWL0)에 접속되어 있다.
이하, 본 발명에 따른 워드라인 드라이버의 동작을 설명한다.
메인 워드라인 드라이버(210)에서, PMOS 트랜지스터(P11)는 구동신호(DR1)에 의해 턴-오프되어, 메인 워드라인(MWL0)으로 전류가 흐르는 것을 차단한다. NMOS 트랜지스터(N11)는 구동신호(DR2)에 의해 일정한 구간 동안만 턴-온되어 메인 워드라인(MWL0)에 충전된 챠지(전류)를 접지전압(VSS)으로 리이크(lead)시킨다.
플로팅 방지부(220)에서, NMOS 트랜지스터(N12)는 구동신호(DR1)와 동시에 액티브되는 구동신호(DR3)에 의해 턴-온되는데, 이 구동신호(DR3)는 구동신호(DR2)의 전압레벨보다 낮은 문턱전압(Vt)정도의 전압레벨로 NMOS 트랜지스터(N12)를 턴-온시킨다. PMOS 다이오드 트랜지스터(P12)는 NMOS 트랜지스터(N12)가 턴-온된 경우에, 메인 워드라인(MWLO)이 문턱전압(Vt) 부근의 레벨이 되도록 하는 역할을 한다. 즉, PMOS 트랜지스터(P13)와 NMPS 트랜지스터(N13)의 턴-온 저항비를 적절히 조절하여, 메인 워드라인(MWL0)이 문턱전압(Vt) 근방의 레벨이 되도록 한다.
이렇게, 메인 워드라인(MWL0)이 문턱전압(Vt) 근방의 레벨이 되고, 서브 워드라인 구동전압(FX0)이 하이레벨로 선택(온)되면, 서브 워드라인(SWL0)은 하이레벨로 구동하게 된다. 즉, 메인 워드라인(MWL0)이 문턱전압(Vt) 정도로 선택(온)되어, NMOS 트랜지스터(N13)가 조금만 턴-온되기 때문에, 하이레벨이 된 서브 워드라인(SWL0)에서 서브 워드라인 드라이버(230)의 NMOS 트랜지스터(N13)를 통하여 접지전압(VSS)으로 리이크되는 전류는 작게 컨트롤된다.
또한, NMOS 트랜지스터(N12)와 PMOS 트랜지스터(P12)의 사이즈를 NMOS 트랜지스터(N11)와 PMOS 트랜지스터(P11)보다 수배 작은 것을 선택함으로써, 일반적인 동작인 서브 워드라인엔 영향이 적고, 플로팅된 서브 워드라인만 접지전압(VSS)으로 작은 양의 리이크 전류를 흘릴 수 있게 된다.
도 3a 내지 도 3c는 본 발명에 따른 워드라인 드라이버에 입력되는 구동신호(DR1,DR2,DR3) 및 서브 워드라인 구동전압(FX)과 그에 따라 선택되는 메인 워드라인(MWL) 및 서브 워드라인(SWL)의 파형도이다.
먼저, 메인 워드라인(MWL), 서브 워드라인 구동전압(FX), 및 서브 워드라인(SWL)이 아래의 4가지 경우 중 하나에 놓이게 되는 경우를 설명한다.
첫째, 메인 워드라인(MWL)이 로우레벨로 선택(온)되고, 서브 워드라인 구동전압(FX)이 하이레벨로 선택(온)되면, 서브 워드라인(SWL)은 고전압(VPP)으로 선택(온)된다.
둘째, 메인 워드라인(MWL)이 로우레벨로 선택(온)되고, 서브 워드라인 구동전압(FX)이 로우레벨로 비선택(오프)되면, 서브 워드라인(SWL)은 문턱전압(Vt)으로 선택(온)된다.
셋째, 메인 워드라인(MWL)이 하이레벨로 비선택(오프)되고, 서브 워드라인 구동전압(FX)이 하이레벨로 선택(온)되면, 서브 워드라인(SWL)은 접지전압(VSS)으로 비선택(오프)된다.
넷째, 메인 워드라인(MWL)이 하이레벨로 비선택(오프)되고, 서브 워드라인 구동전압(FX)이 로우레벨로 비선택(오프)되면, 서브 워드라인(SWL)은 접지전압(VSS)으로 비선택(오프)된다.
도 3a는 메인 워드라인(MWL)이 로우레벨로 선택(온)되고, 서브 워드라인 구동전압(FX)이 하이레벨로 선택(온)됨으로써, 서브 워드라인(SWL)이 고전압(VPP)으로 선택(온)된 경우를 나타낸 파형도이다.
도 3b는 메인 워드라인(MWL)이 로우레벨로 선택(온)되고, 서브 워드라인 구동전압(FX)이 로우레벨로 비선택(오프)됨으로써, 서브 워드라인(SWL)이 비선택(오프)되어야 하는 경우를 나타낸 파형도이다.
도 3b에서, 서브 워드라인(SWL)이 플로팅되는 것을 방지하기 위해, 즉, 비선택(오프)된 서브 워드라인을 접지전압(VSS)으로 만들기 위해서, 도 2를 참조하면, 메인 워드라인(MWL0)을 완전하게 접지전압(VSS)으로 내리지 않고 문턱전압(Vt) 정도의 레벨까지만 내려서 서브 워드라인 드라이버(230)의 NMOS 트랜지스터(N13)를 조금 턴-온시킨다. 이렇게 하면, 플로팅된 서브 워드라인에 주위의 커플링(coupling)에 의해 충전된 챠지(전류)가 접지전압(VSS)으로 리이크(leak)되어, 비선택된 서브 워드라인이 접지전압(VSS) 이상으로 올라가는 것이 방지된다.
도 3c는 메인 워드라인(MWL)이 고전압(VPP)으로 비선택(오프)되고, 서브 워드라인 구동전압(FX)이 로우레벨로 비선택(오프)됨으로써, 서브 워드라인(SWL)이 접지전압(VSS)으로 비선택된 경우를 나타낸 파형도이다.
즉, 도 3c는 서브 워드라인 드라이버(230)의 PMOS 트랜지스터(P13)를 완전히 턴-오프시키고, NMOS 트랜지스터(N13)를 턴-온시켜서, 선택되지 않은 서브 워드라인을 접지전압(VSS)으로 고정시킨 경우를 나타낸 것이다.
상술한 바와 같이, 본 발명에 의하면, 서브 워드라인 드라이브를 2개의 트랜지스터로만 구성하더라도, 메인 워드라인에 접속된 플로팅 방지부를 통해서 선택된 메인 워드라인 중에서 서브 워드라인 구동신호(FX)가 온되지 않은 서브 워드라인이 플로팅되는 것을 방지할 수 있게 된다.
또한, 종래에는 1개의 메인 워드라인 당 8개의 서브 워드라인이 연결된 경우, 3개의 트랜지스터로 서브 워드라인 드라이버를 구성하였기 때문에, 16개의 서브 워드라인 구동전압(FX, FXB)의 라인을 필요로 하였는데, 본 발명은 1개의 메인 워드라인 당 8개의 서브 워드라인이 연결된 경우, 2개의 트랜지스터만으로 서브 워드라인 드라이버를 구성하였기 때문에, 8개의 서브 워드라인 구동전압(FX)의 라인만을 필요하므로, 서브 워드라인 드라이버의 레이아웃 면적을 종래와 비교하여 대폭 감소시킬 수 있고, 이로 인해 전체적인 칩 사이즈를 감소시킬 수 있는 효과가 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (15)

  1. 하나의 메인 워드라인에 접속된 메인 워드라인 드라이버;
    상기 하나의 메인 워드라인에 접속된 복수개의 서브 워드라인 드라이버; 및
    문턱전압의 레벨을 갖는 구동신호에 응답하여 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서, 상기 복수개의 서브 워드라인 드라이버의 각 서브 워드라인이 플로팅되는 것을 방지하는 플로팅 방지부를 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  2. 제 1 항에 있어서,
    상기 복수개의 서브 워드라인 드라이버 각각은 서브 워드라인 구동전압과 접지전압 사이에 직렬 접속되어 상기 서브 워드라인을 구동시키는 제1 및 제2 구동소자를 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  3. 제 2 항에 있어서,
    상기 플로팅 방지부는, 상기 서브 워드라인 구동전압이 오프되어 있는 상기 서브 워드라인 드라이버의 상기 서브 워드라인이 플로팅되는 것을 방지하는 반도체 메모리 장치의 워드라인 구동회로.
  4. 제 1 항에 있어서,
    상기 플로팅 방지부는, 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서 상기 서브 워드라인에 충전된 챠지를 접지전압으로 리이크시킴으로써, 상기 서브 워드라인이 플로팅되는 것을 방지하는 반도체 메모리 장치의 워드라인 구동회로.
  5. 제 1 항에 있어서,
    상기 플로팅 방지부는, 상기 문턱전압의 레벨을 갖는 구동신호에 의해 턴-온되는 제1 트랜지스터와,
    상기 제1 트랜지스터가 턴-온된 경우에, 상기 메인 워드라인을 상기 문턱전압의 레벨이 되도록 만드는 제2 트랜지스터를 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 메인 워드라인 드라이버의 구성소자보다 사이즈가 수배 작은 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동회로.
  7. 제 5 항에 있어서,
    상기 제 1 트랜지스터는, 일단이 상기 메인 워드라인에 접속되고, 다른 단이 접지전압에 접속되며, 상기 문턱전압의 레벨을 갖는 구동신호에 의해 동작되고,
    상기 제 2 트랜지스터는 일단이 코어전압에 접속되고 다른 단이 상기 메인 워드라인에 접속되며, 게이트 단에 상기 코어 전압이 인가되는 반도체 메모리 장치의 워드라인 구동회로.
  8. 제 5 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터는 PMOS 다이오드 트랜지스터인 반도체 메모리 장치의 워드라인 구동회로.
  9. 메인 워드라인 드라이버가 하나의 메인 워드라인에 접속되고, 상기 하나의 메인 워드라인에 복수개의 서브 워드라인 드라이버가 접속되는 반도체 메모리 장치에 있어서,
    문턱전압의 레벨을 갖는 구동신호를 이용해서 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서, 상기 복수개의 서브 워드라인 드라이버의 각 서브 워드라인이 플로팅되는 것을 방지하는 플로팅 방지부를 포함하고,
    상기 복수개의 서브 워드라인 드라이버 각각은 서브 워드라인 구동전압과 접지전압 사이에 직렬 접속되어 서브 워드라인을 구동시키는 제1 및 제2 구동소자를 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  10. 제 9 항에 있어서,
    상기 플로팅 방지부는, 상기 서브 워드라인 구동전압이 오프되어 있는 상기 서브 워드라인 드라이버의 상기 서브 워드라인이 플로팅되는 것을 방지하는 반도체 메모리 장치의 워드라인 구동회로.
  11. 제 9 항에 있어서,
    상기 플로팅 방지부는, 상기 메인 워드라인을 상기 문턱전압의 레벨로 온시켜서 상기 서브 워드라인에 충전된 챠지를 접지전압으로 리이크시킴으로써, 상기 서브 워드라인이 플로팅되는 것을 방지하는 반도체 메모리 장치의 워드라인 구동회로.
  12. 제 9 항에 있어서,
    상기 플로팅 방지부는, 상기 문턱전압의 레벨을 갖는 구동신호에 의해 턴-온 되는 제1 트랜지스터와,
    상기 제1 트랜지스터가 턴-온된 경우에, 상기 메인 워드라인을 상기 문턱전압의 레벨이 되도록 만드는 제2 트랜지스터를 포함하는 반도체 메모리 장치의 워드라인 구동회로.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 메인 워드라인 드라이버의 구성소자보다 사이즈가 수배 작은 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동회로.
  14. 제 12 항에 있어서,
    상기 제 1 트랜지스터는, 일단이 상기 메인 워드라인에 접속되고, 다른 단이 접지전압에 접속되고, 상기 문턱전압의 레벨을 갖는 구동신호에 의해 동작되며,
    상기 제 2 트랜지스터는 일단이 코어전압에 접속되고 다른 단이 상기 메인 워드라인에 접속되며, 게이트 단에 상기 코어 전압이 인가되는 반도체 메모리 장치의 워드라인 구동회로.
  15. 제 12 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터는 PMOS 다이오드 트랜지스터인 반도체 메모리 장치의 워드라인 구동회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630529B1 (ko) * 2004-11-15 2006-09-29 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 구동회로
US7283406B2 (en) * 2005-07-11 2007-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage wordline driver with a three stage level shifter
KR100818712B1 (ko) * 2006-12-29 2008-04-01 주식회사 하이닉스반도체 워드라인 구동회로 및 이를 이용한 반도체 장치
KR100861209B1 (ko) * 2007-04-12 2008-09-30 주식회사 하이닉스반도체 서브 워드 라인 드라이버를 포함하는 반도체 소자
KR100933693B1 (ko) 2007-11-02 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 장치 내 워드 라인 구동회로
KR100934857B1 (ko) * 2008-03-18 2009-12-31 주식회사 하이닉스반도체 워드라인 구동 장치
KR100940835B1 (ko) * 2008-06-04 2010-02-04 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 구동 회로
KR100967102B1 (ko) * 2008-06-30 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
US9570133B2 (en) 2009-12-17 2017-02-14 Macronix International Co., Ltd. Local word line driver
TWI415137B (zh) * 2009-12-17 2013-11-11 Macronix Int Co Ltd 區域字元線驅動器
US9449666B2 (en) 2009-12-17 2016-09-20 Macronix International Co., Ltd. Local word line driver
KR101623080B1 (ko) * 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
TWI493565B (zh) * 2012-12-27 2015-07-21 Macronix Int Co Ltd 局部字元線驅動器
US9281021B2 (en) 2013-03-14 2016-03-08 Macronix International Co., Ltd. Method and apparatus for reduced read latency for consecutive read operations of memory of an integrated circuit
KR20210110012A (ko) 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 서브 워드라인 드라이버
US11302381B1 (en) 2021-02-08 2022-04-12 Micron Technology, Inc. Sub word line driver

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35750A (en) * 1862-07-01 Davison f
US4954731A (en) 1989-04-26 1990-09-04 International Business Machines Corporation Wordline voltage boosting circuits for complementary MOSFET dynamic memories
US5075571A (en) 1991-01-02 1991-12-24 International Business Machines Corp. PMOS wordline boost cricuit for DRAM
KR940002859B1 (ko) 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
KR940010837B1 (ko) 1991-10-21 1994-11-17 현대전자산업 주식회사 Dram의 워드선 구동회로
US5293342A (en) 1992-12-17 1994-03-08 Casper Stephen L Wordline driver circuit having an automatic precharge circuit
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
KR100220939B1 (ko) 1995-12-29 1999-09-15 김영환 반도체 메모리 장치의 워드라인 구동방법
US5923609A (en) 1997-09-18 1999-07-13 American Microsystems, Inc. Strobed wordline driver for fast memories
JP3250525B2 (ja) * 1998-08-13 2002-01-28 日本電気株式会社 半導体記憶装置
JP2001126475A (ja) * 1999-10-25 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
KR100313787B1 (ko) * 1999-12-30 2001-11-26 박종섭 반도체 메모리 장치의 워드라인 구동 회로
US6646949B1 (en) 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories
KR100407564B1 (ko) * 2000-10-30 2003-12-01 삼성전자주식회사 반도체 메모리 장치의 서브-워드 라인 구동 회로
US6545923B2 (en) 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
JP4245147B2 (ja) * 2003-10-28 2009-03-25 エルピーダメモリ株式会社 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路
KR100630529B1 (ko) * 2004-11-15 2006-09-29 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 구동회로

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