KR100407564B1 - 반도체 메모리 장치의 서브-워드 라인 구동 회로 - Google Patents

반도체 메모리 장치의 서브-워드 라인 구동 회로 Download PDF

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Abstract

여기에 개시되는 다이나믹 랜덤 액세스 메모리 장치는 서브-워드 라인 구동 회로를 포함한다. 상기 서브-워드 라인 구동 회로는 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 1 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터와; 상기 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 3 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 4 NMOS 트랜지스터 및; 상기 출력 단자 및 접지 전압 사이에 연결되며, 제 3 선택 신호에 따라 제어되는 제 5 NMOS 트랜지스터를 포함한다. 이러한 회로에 의하면, 메인 워드 라인과 서브-워드 라인 선택 신호의 활성화 시점에 관계없이 서브-워드 라인을 승압 전압으로 구동할 수 있다.

Description

반도체 메모리 장치의 서브-워드 라인 구동 회로{SUB-WORD LINE DRIVING CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 다이나믹 랜덤 액세스 메모리 장치 (dynamic random access memory, 이하 'DRAM'이라 칭함)에 관한 것으로서, 좀 더 구체적으로는 DRAM 장치의 서브-워드 라인 구동 회로에 관한 것이다.
도 1은 일반적인 DRAM 장치의 레이아웃 구조를 보여주는 블럭도이다.
도 1을 참조하면, DRAM 장치는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 서브 어레이들 (10)을 포함하며, 각 서브 어레이 (10)는 복수 개의 워드 라인들, 복수 개의 비트 라인 쌍들 그리고 상기 워드 라인들과 상기 비트 라인들의 교차 영역들에 배열된 복수 개의 메모리 셀들 (MC)을 갖는다. 각 비트 라인 방향으로 배열된 서브 어레이들 (10) 사이에는 감지 증폭 영역들 (20)이 배치된다. 상기 각 감지 증폭 영역 (20)에는 복수 개의 감지 증폭기들이 제공되며, 각 감지 증폭기는 인접한 서브 어레이들 각각의, 동일한 열을 따라 배열된, 비트 라인 쌍에 연결된다. 즉, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 각 감지 증폭 영역 (20) 내의 감지 증폭기들은 인접한 서브 어레이들 (10)에 의해서 공유된다.
계속해서 도 1을 참조하면, 각 서브 어레이 (10)의 양측에는 워드 라인 방향으로 서브-워드 라인 구동 영역들 (30)이 배치된다. 각 서브-워드 라인 구동 영역 (30)에는 복수 개의 서브-워드 라인 구동기들 (sub-word line drivers, SWDs)이 제공된다. 각 서브 어레이의 워드 라인들 일부는 일측 (예를 들면, 어레이 상측)에 배치된 서브-워드 라인 구동 영역의 구동기들 (SWD)에 의해서 선택/구동되고, 나머지 워드 라인들은 타측 (예를 들면, 어레이 하측)에 배치된 서브-워드 라인 구동 영역의 구동기들 (SWD)에 의해서 선택/구동된다. 각 구동기 (SWD)는 메인 워드 디코더 (50)에 연결된 워드 라인 (WLEi) (메인 워드 라인 또는 그로벌 워드 라인이라 칭한다) 및 PXI 발생기 (미도시됨)로부터의 PXIj 신호 (j=0-3)에 응답하여 대응하는 서브-워드 라인을 선택한다. 비트 라인 방향으로 인접한 서브-워드 라인 구동 영역들 (30) 사이에는 컨정션 영역들 (conjunction regions) (40)이 배치된다.
도 2는 종래 기술에 따른 도 1의 서브-워드 라인 구동기 (SWD)를 보여주는 회로도이다.
도 2를 참조하면, 종래 기술의 서브-워드 라인 구동기 (SWD)는 4개의 NMOS 트랜지스터들 (M1-M4)로 구성된다. 승압 전압 (VPP)에 연결된 게이트를 갖는 상기 NMOS 트랜지스터 (M1)는 메인 워드 라인 (WLE)과 승압 노드 (N1) 사이에 형성되는 전류 통로를 갖는다. 상기 NMOS 트랜지스터 (M2)는 상기 승압 노드 (N1)에 연결된 게이트를 가지며, 그것의 전류 통로는 신호 (PXIj) 및 서브-워드 라인 (WL) 사이에 형성된다. 상기 NMOS 트랜지스터 (M3)는 상기 메인 워드 라인 (WLE)과 상기 서브-워드 라인 (WL) 사이에 형성된 전류 통로를 가지며, 그것의 게이트는 상기 신호 (PXIj)를 받아들이도록 연결된다. 마지막으로, 상기 NMOS 트랜지스터 (M4)는 상기 신호 (PXIj)의 상보 신호 (PXIjB)를 받아들이도록 연결된 게이트를 가지며, 그것의 전류 통로는 상기 서부-워드 라인 (WL)과 접지 전압 사이에 형성된다.
여기서, 상기 메인 워드 라인 신호 (WLE) 및 상기 PXIj 신호는 선택될 때 승압 전압 (VPP) 레벨을 갖는다.
회로 동작에 있어서, 상기 메인 워드 라인 신호 (WLE) (또는, 메인 워드 라인 선택 신호)가 하이가 될 때, 승압 노드 (N1)는 (VPP-Vth) (Vth는 NMOS 트랜지스터의 문턱 전압을 나타냄)이 된다. 그 다음에, 상기 PXIj 신호 (또는, 서브-워드 라인 선택 신호)가 하이가 될 때, 상기 승압 노드 (N1)의 전압은, 예를 들면,(2VPP-Vth)까지 승압된다. 이러한 승압 동작 (또는, 셀프-부스팅 동작)은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, NMOS 트랜지스터 (M2)의 게이트 및 드레인 사이의 커패시터 커플링에 의해서 이루어진다. 그러므로, PXIj 신호의 승압 전압 (VPP)이 NMOS 트랜지스터 (M2)를 통해 서브-워드 라인으로 충분히 전달된다.
종래 기술에 따른 서브-워드 라인 구동기 (SWD)는 메인 워드 라인 신호 (WLE)에 앞서 PXI 신호가 선택될 때 다음과 같은 문제점을 갖는다. 상기 PXIj 신호의 승압 전압이 NMOS 트랜지스터 (M2)에 인가된 후 메인 워드 라인 신호 (WLE)의 승압 전압이 NMOS 트랜지스터 (M1)에 인가되는 경우, 상기 승압 노드 (N1)의 전압은 (VPP-Vth)이 된다. 이때, 상기 NMOS 트랜지스터 (M3)를 통해 상기 서브-워드 라인 (WL)으로 (VPP-Vth) 전압이 공급되는 반면에, 상기 NMOS 트랜지스터 (M2)를 통해 상기 서브-워드 라인 (WL)으로 (VPP-2Vth) 전압이 공급된다. 그러므로, 서브-워드 라인 (WL)의 최대 전압은 NMOS 트랜지스터 (M3)를 통해 공급되는 전압 (VPP-Vth)이다. 이는 서브-워드 라인 (WL)에 연결된 셀 트랜지스터가 턴 온되지 못하게 한다.
결과적으로, 서브-워드 라인을 요구되는 승압 전압까지 충분히 올리기 위해서는, 메인 워드 라인 신호가 활성화되고, 소정 시간 후에 PXIj 신호가 활성화되어야 한다. 즉, 활성화될 신호들 (WLE,PXIj) 사이에는 소정의 시간 간격이 존재한다. 그러한 시간 간격은 메모리 장치의 신뢰성 테스트에 소요되는 시간의 증가 원인이 된다.
일반적으로, 테스트 시간은 하나의 워드 라인 당 수 ㎳가 소요되기 때문에, 전체적인 칩을 테스트하는 데 상당한 시간이 요구된다. 테스트 시간을 단축하기 위해서는, PXIj 신호가 활성화되어 있는 상태에서 메인 워드 라인들이 순차적으로 활성화되어야 한다. 이러한 테스트 스킴을 이용하는 경우, 앞서 설명된 바와 같이, 서브-워드 라인의 전압이 (VPP-Vth)로 제한되기 때문에, 셀 트랜지스터가 턴 온되지 않는다. 즉, 그러한 테스트 스킴을 사용하는 것은 불가능하며, 이는 테스트 시간이 단축될 수 없음을 의미한다.
본 발명의 목적은 테스트 시간을 단축할 수 있는 반도체 메모리 장치의 서브-워드 라인 구동 회로를 제공하는 것이다.
도 1은 일반적인 다이나믹 랜덤 액세스 메모리 장치의 레이 아웃 구조를 보여주는 블럭도;
도 2는 종래 기술에 따른 서브-워드 라인 구동 회로를 보여주는 회로도; 그리고
도 3은 본 발명에 따른 서브-워드 라인 구동 회로를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 서브-어레이 20 : 감지 증폭 영역
30 : 서브-워드 라인 구동 영역 40 : 컨졍션 영역
50 : 메인 워드 디코더
(구성)
상술한 바와 같은 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 적어도 하나의 메인 워드 라인과; 상기 메인 워드 라인에 대응하는 서브-워드 라인들 및; 상기 메인 워드 라인에 공통으로 연결되며, 상기 서브-워드 라인들에 각각 대응하도록 연결된 서브-워드 라인 구동기들을 포함한다. 상기 각 서브-워드 라인 구동기는 상기 메인 워드 라인의 활성화에 앞서 대응하는 서브-워드 라인 선택 신호가 활성화되는 테스트 동작 동안 대응하는 서브-워드 라인을 승압 전압으로 구동한다. 또한, 상기 각 서브-워드 라인 구동기는 상기 대응하는 서브-워드 라인 선택 신호의 활성화에 앞서 상기 메인 워드 라인이 활성화되는 정상적인 동작 동안 상기 대응하는 서브-워드 라인을 상기 승압 전압으로 구동한다.
본 발명의 다른 특징에 따르면, 디램 장치의 서브-워드 라인 구동 회로는 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 1 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터와; 상기 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 3 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 4 NMOS 트랜지스터 및; 상기 출력 단자 및 접지 전압 사이에 연결되며, 제 3 선택 신호에 따라 제어되는 제 5 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 2 선택 신호는 상기 제 3 선택 신호와 상보적이다.
(작용)
이러한 회로에 의하면, 메인 워드 라인과 서브-워드 라인 선택 신호의 활성화 시점에 관계없이 서브-워드 라인을 승압 전압으로 구동할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예가 참조 도면에 의거하여 상세히 설명된다.
도 3은 본 발명의 바람직한 실시예에 따른 서브-워드 라인 구동기를 보여주는 회로도이다. 도 3에 있어서, 도 2에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 번호들로 표기된다.
본 발명에 따른 서브-워드 라인 구동기는 NMOS 트랜지스터 (M5)가 추가되었다는 점을 제외하고 도 2에 도시된 것과 실질적으로 동일하다. 상기 NMOS 트랜지스터 (M5)는 NMOS 트랜지스터 (M3)의 게이트와 PXIj 신호 사이에 형성된 전류 통로를 가지며, 그것의 게이트는 승압 전압 (VPP)에 연결되어 있다. 이러한 회로 구성에 의하면, PXIj 신호의 활성화 시점이 메인 워드 라인 신호 (WLE)의 활성화 시점보다 빠르더라도, 서브-워드 라인 (WL)은 셀 트랜지스터를 턴 온시키기에 충분한 전압 (VPP)을 공급받는다. 이는 이하 상세히 설명된다.
먼저, 메인 워드 라인 신호 (WLE)가 PXIj 신호에 앞서 활성화된다고 가정하자. 이러한 조건에 의하면, 승압 노드 (N2)의 전압은 NMOS 트랜지스터 (M1)를 통해 (VPP-Vth)이 된다. 이때, NMOS 트랜지스터 (M1)는 마치 턴 오프된 것처럼 셧-오프 상태가 된다. 그 다음에, 승압 전압 (VPP)을 갖는 PXIj 신호가 인가될 때, 상기 승압 노드 (N2)의 전압은 커패시터 커플링에 의해서 약 (2VPP-Vth)까지 승압된다. 그러므로, 상기 PXIj 신호의 승압 전압 (VPP)은 셀 트랜지스터가 충분히 턴 온되도록 NMOS 트랜지스터 (M2)를 통해 서브-워드 라인 (WL)으로 전달된다.
여기서, 상기 NMOS 트랜지스터 (M3)의 게이트 즉, 노드 (N3)의 전압은 (VPP-Vth)이 되기 때문에, 상기 NMOS 트랜지스터 (M3)를 통해 전달되는 최대 전압은 (VPP-2Vth)가 된다.
이와 반대로, 상기 PXIj 신호가 상기 메인 워드 라인 신호 (WLE)에 앞서 활성화된다고 가정하자. 승압 전압 (VPP)을 갖는 PXIj 신호가 인가될 때, 노드 (N3)의 전압은 NMOS 트랜지스터 (M5)를 통해 (VPP-Vth)이 된다. 이때, 상기 NMOS 트랜지스터 (M5)는 셧-오프된다. 그 다음에, 승압 전압 (VPP)을 갖는 메인 워드 라인 신호 (WLE)가 인가되면, 상기 노드 (N3)의 전압 (VPP-Vth)는 커패시터 커플링에 의해서 약 (2VPP-Vth)까지 승압되며, 이는 상기 NMOS 트랜지스터 (M5)가 셧-오프되어 있기 때문이다. 그러므로, 상기 메인 워드 라인 신호 (WLE)의 승압 전압 (VPP)이 NMOS 트랜지스터 (M3)를 통해 서브-워드 라인 (WL)으로 충분히 전달된다.
결론적으로, 셀 트랜지스터를 턴 온시키기에 충분한 승압 전압이 메인 워드 라인 (WLE)과 PXIj 신호의 활성화 시점에 관계없이 서브-워드 라인으로 전달된다. 이는 PXIj 신호의 활성화 상태에서 메인 워드 라인들을 순차적으로 활성화시키는 테스트 스킴이 적용될 수 있을 의미한다. 그러므로, 신뢰성 테스트 시간이 단축될 수 있다.
상술한 바와 같이, 메인 워드 라인과 PXI 신호의 활성화 시점에 관계없이 서브-워드 라인을 승압 전압으로 구동함으로써 테스트 시간을 단축할 수 있다.

Claims (6)

  1. 적어도 하나의 메인 워드 라인 (WLE)과;
    상기 메인 워드 라인 (WLE)에 대응하는 서브-워드 라인들 (WL) 및;
    상기 메인 워드 라인 (WLE)에 공통으로 연결되며, 상기 서브-워드 라인들에 각각 대응하도록 연결된 서브-워드 라인 구동기들 (SWD)을 포함하며,
    상기 각 서브-워드 라인 구동기는 상기 메인 워드 라인 (WLE)과 대응하는 서브-워드 라인 선택 신호 (PXIj)의 활성화에 관계없이 대응하는 서브-워드 라인을 승압 전압으로 구동하며; 상기 대응하는 서브-워드 라인 선택 신호 및 상기 메인 워드 라인의 순차적인 활성화에 응답하여 상기 메인 워드 라인의 전압을 상기 대응하는 서브-워드 라인으로 공급하는 제 1 전압 공급 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압 공급 수단은 제 1 및 제 2 트랜지스터들을 포함하며,
    상기 제 1 트랜지스터는 상기 대응하는 서브-워드 라인 선택 신호 (PXIj)에 연결된 드레인, 상기 승압 전압에 연결된 게이트, 그리고 소오스를 가지며; 그리고
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 소오스에 연결된 게이트, 상기 메인 워드 라인에 연결된 드레인, 그리고 상기 대응하는 서브-워드 라인에 연결된 소오스를 갖는 반도체 메모리 장치.
  3. 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와;
    제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 1 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 2 NMOS 트랜지스터와;
    상기 제 2 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 승압 전압을 받아들이도록 연결된 게이트 전극 및, 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터와;
    상기 제 1 선택 신호를 받아들이도록 연결된 제 1 전류 전극, 상기 출력 단자에 연결된 제 2 전류 전극 및, 상기 제 3 NMOS 트랜지스터의 제 2 전류 전극에 연결된 게이트 전극을 갖는 제 4 NMOS 트랜지스터 및;
    상기 출력 단자 및 접지 전압 사이에 연결되며, 제 3 선택 신호에 따라 제어되는 제 5 NMOS 트랜지스터를 포함하는 디램 장치의 서브-워드 라인 구동 회로.
  4. 제 3 항에 있어서,
    상기 제 2 선택 신호는 상기 제 3 선택 신호와 상보적인 디램 장치의 서브-워드 라인 구동 회로.
  5. 제 1 항에 있어서,
    상기 각 서브-워드 라인 구동기는 상기 메인 워드 라인 및 상기 대응하는 서브-워드 라인 선택 신호의 순차적인 활성화에 응답하여 상기 대응하는 서브-워드 라인 선택 신호의 전압을 상기 대응하는 서브-워드 라인으로 공급하는 제 2 전압 공급 수단을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 전압 공급 수단은 제 1 및 제 2 트랜지스터들을 포함하며,
    상기 제 1 트랜지스터는 상기 메인 워드 라인에 연결된 드레인, 상기 승압 전압에 연결된 게이트, 그리고 소오스를 가지며; 그리고
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 소오스에 연결된 게이트, 상기 대응하는 서브-워드 라인 선택 신호에 연결된 드레인, 그리고 상기 대응하는 서브-워드 라인에 연결된 소오스를 갖는 반도체 메모리 장치.
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