JPH0963273A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0963273A JPH0963273A JP23339495A JP23339495A JPH0963273A JP H0963273 A JPH0963273 A JP H0963273A JP 23339495 A JP23339495 A JP 23339495A JP 23339495 A JP23339495 A JP 23339495A JP H0963273 A JPH0963273 A JP H0963273A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳインバータによって選択電位をワー
ド線に供給するワード線ドライバに低リーク回路とウエ
ハバーンイン回路とを備えた半導体記憶装置を提供す
る。 【構成】 ＣＭＯＳインバータから構成するワード線ド
ライバ２０３に、ワード線ＷＬｎを選択する選択電位Ｖ
ＰＰをワード線選択動作期間に供給し、且つウエハバー
ンイン時にウエハバーンイン用電位ＶＢＩを供給するス
イッチ１０１と、ウエハバーンイン時に全ワード線ＷＬ
０〜ＷＬｎを選択する全ワード線選択回路１０３とを設
ければ、ＣＭＯＳインバータのリーク電流が抑えられ、
ワード線を一括選択するウエハバーンインが可能にな
る。
ド線に供給するワード線ドライバに低リーク回路とウエ
ハバーンイン回路とを備えた半導体記憶装置を提供す
る。 【構成】 ＣＭＯＳインバータから構成するワード線ド
ライバ２０３に、ワード線ＷＬｎを選択する選択電位Ｖ
ＰＰをワード線選択動作期間に供給し、且つウエハバー
ンイン時にウエハバーンイン用電位ＶＢＩを供給するス
イッチ１０１と、ウエハバーンイン時に全ワード線ＷＬ
０〜ＷＬｎを選択する全ワード線選択回路１０３とを設
ければ、ＣＭＯＳインバータのリーク電流が抑えられ、
ワード線を一括選択するウエハバーンインが可能にな
る。
Description
【０００１】
【発明の属する分野】本発明は、半導体記憶装置に関
し、詳しくは低消費電力化が図られ、且つワード線一括
選択のバーンインが可能な半導体記憶装置に関する。
し、詳しくは低消費電力化が図られ、且つワード線一括
選択のバーンインが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置を構成するワード線ドラ
イバは、ワード線の選択を行う回路にＣＭＯＳインバー
タを適用することができる。ＣＭＯＳインバータはＰチ
ャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳ
トランジスタとをドレイン間で直列接続して構成されて
おり、入出力動作速度を速くするためにＰチャンネル型
ＭＯＳトランジスタのソース−ドレイン間の抵抗を小さ
く設定し、ＣＭＯＳインバータが非動作状態においても
電源−ＧＮＤ間のリーク電流を許容している。このＣＭ
ＯＳインバータのリーク電流を最小限に止めるための技
術としては、ＣＭＯＳインバータとその電源電位との間
にスイッチを設け、ＣＭＯＳインバータの動作期間にス
イッチをオン状態にして電源電位を供給状態にし、非動
作期間にはオフ状態にし電源電位を非供給状態にする低
リークスイッチがある。
イバは、ワード線の選択を行う回路にＣＭＯＳインバー
タを適用することができる。ＣＭＯＳインバータはＰチ
ャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳ
トランジスタとをドレイン間で直列接続して構成されて
おり、入出力動作速度を速くするためにＰチャンネル型
ＭＯＳトランジスタのソース−ドレイン間の抵抗を小さ
く設定し、ＣＭＯＳインバータが非動作状態においても
電源−ＧＮＤ間のリーク電流を許容している。このＣＭ
ＯＳインバータのリーク電流を最小限に止めるための技
術としては、ＣＭＯＳインバータとその電源電位との間
にスイッチを設け、ＣＭＯＳインバータの動作期間にス
イッチをオン状態にして電源電位を供給状態にし、非動
作期間にはオフ状態にし電源電位を非供給状態にする低
リークスイッチがある。
【０００３】
【発明が解決しようとする課題】上記低リークスイッチ
は、単にＣＭＯＳインバータのリーク電流を低減するた
めだけの回路にすぎない。ＣＭＯＳインバータは、半導
体記憶装置においては、ワード線の選択を行うスイッチ
として用いられている。このＣＭＯＳインバータの出力
はワード線に供給されることから、本発明者らは、上記
低リークスイッチにワード線のゲートをターゲットにす
るバーンイン用電位を供給する回路を付加することの有
効性を見出した。
は、単にＣＭＯＳインバータのリーク電流を低減するた
めだけの回路にすぎない。ＣＭＯＳインバータは、半導
体記憶装置においては、ワード線の選択を行うスイッチ
として用いられている。このＣＭＯＳインバータの出力
はワード線に供給されることから、本発明者らは、上記
低リークスイッチにワード線のゲートをターゲットにす
るバーンイン用電位を供給する回路を付加することの有
効性を見出した。
【０００４】本発明の目的は、ＣＭＯＳ回路から成るワ
ード線ドライバを備える半導体記憶装置において、ＣＭ
ＯＳ回路の低リーク回路とバーンイン用電位供給回路と
を纏める技術を提供する。
ード線ドライバを備える半導体記憶装置において、ＣＭ
ＯＳ回路の低リーク回路とバーンイン用電位供給回路と
を纏める技術を提供する。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、マトリクス配置された複数個の
メモリセルの選択端子をワード線に結合し、データ端子
をビット線に結合して成るメモリセルアレイを備えた半
導体記憶装置において、アドレス信号をデコードしてワ
ード線選択信号を形成するためのアドレスデコーダと、
アドレスデコーダのワード線選択信号に従ってワード線
を選択レベルに駆動するために各ワード線に対応して設
けられたＣＭＯＳ回路から成るワード線ドライバと、上
記夫々のワード線ドライバに動作電源を供給する経路に
配置されたスイッチ素子と、ワード線選択信号によりワ
ード線が選択される状態では前記スイッチ素子をオン状
態とし、ウエハバーンイン（ウエハ状態で完成された半
導体チップに対してバーンイン通電するバーンイン）が
指示されている状態では前記スイッチ素子を常時オン状
態に制御する制御回路と、ウエハバーンインの指示に呼
応して前記ワード線ドライバに供給されるワード線選択
信号を全て選択レベルに強制する全ワード線選択回路と
を備えて半導体記憶装置を構成する。また、マトリクス
配置された複数個のメモリセルの選択端子を階層ワード
線方式のサブワード線に結合し、データ端子をビット線
に結合して成るメモリセルアレイを備えた半導体記憶装
置において、第１のアドレス信号をデコードしてメイン
ワード線選択信号を形成するための第１のアドレスデコ
ーダと、メインワード線選択信号に従ってメインワード
線を選択レベルに駆動するメインワード線ドライバと、
第２のアドレス信号をデコードしてサブワード線選択信
号を形成するための第２のアドレスデコーダと、メイン
ワード線選択信号とサブワード線選択信号とに従ってサ
ブワード線を選択レベルに駆動するために各サブワード
線に対応して設けられたＣＭＯＳ回路から成るサブワー
ド線ドライバと、上記夫々のサブワード線ドライバに動
作電源を供給する経路に配置されたスイッチ素子と、メ
インワード線選択信号とサブワード線選択信号とにより
サブワード線が選択されている状態では上記スイッチ素
子をオン状態とし、ウエハバーンインが指示されている
状態では上記スイッチ素子を常時オン状態に制御する制
御回路と、ウエハバーンインの指示に呼応して上記サブ
ワード線ドライバに供給されるサブワード線選択信号を
全て選択レベルに強制する全サブワード線選択回路と、
ウエハバーンインの指示に呼応して上記メインワード線
ドライバに供給されるメインワード線選択信号を全て選
択レベルに強制する全メインワード線選択回路とを備え
て半導体記憶装置を構成する。上記夫々のメインワード
線ドライバに動作電源を供給する経路に配置される第２
のスイッチ素子と、メインワード線選択信号によりメイ
ンワード線が選択されている状態では上記第２のスイッ
チ素子をオン状態とし、ウエハバーンインが指示されて
いる状態では上記第２のスイッチ素子を常時オン状態に
制御する制御回路とを備えることができる。上記メモリ
セルは、選択トランジスタと蓄積容量によって構成され
たダイナミック型メモリセルとすることができる。
メモリセルの選択端子をワード線に結合し、データ端子
をビット線に結合して成るメモリセルアレイを備えた半
導体記憶装置において、アドレス信号をデコードしてワ
ード線選択信号を形成するためのアドレスデコーダと、
アドレスデコーダのワード線選択信号に従ってワード線
を選択レベルに駆動するために各ワード線に対応して設
けられたＣＭＯＳ回路から成るワード線ドライバと、上
記夫々のワード線ドライバに動作電源を供給する経路に
配置されたスイッチ素子と、ワード線選択信号によりワ
ード線が選択される状態では前記スイッチ素子をオン状
態とし、ウエハバーンイン（ウエハ状態で完成された半
導体チップに対してバーンイン通電するバーンイン）が
指示されている状態では前記スイッチ素子を常時オン状
態に制御する制御回路と、ウエハバーンインの指示に呼
応して前記ワード線ドライバに供給されるワード線選択
信号を全て選択レベルに強制する全ワード線選択回路と
を備えて半導体記憶装置を構成する。また、マトリクス
配置された複数個のメモリセルの選択端子を階層ワード
線方式のサブワード線に結合し、データ端子をビット線
に結合して成るメモリセルアレイを備えた半導体記憶装
置において、第１のアドレス信号をデコードしてメイン
ワード線選択信号を形成するための第１のアドレスデコ
ーダと、メインワード線選択信号に従ってメインワード
線を選択レベルに駆動するメインワード線ドライバと、
第２のアドレス信号をデコードしてサブワード線選択信
号を形成するための第２のアドレスデコーダと、メイン
ワード線選択信号とサブワード線選択信号とに従ってサ
ブワード線を選択レベルに駆動するために各サブワード
線に対応して設けられたＣＭＯＳ回路から成るサブワー
ド線ドライバと、上記夫々のサブワード線ドライバに動
作電源を供給する経路に配置されたスイッチ素子と、メ
インワード線選択信号とサブワード線選択信号とにより
サブワード線が選択されている状態では上記スイッチ素
子をオン状態とし、ウエハバーンインが指示されている
状態では上記スイッチ素子を常時オン状態に制御する制
御回路と、ウエハバーンインの指示に呼応して上記サブ
ワード線ドライバに供給されるサブワード線選択信号を
全て選択レベルに強制する全サブワード線選択回路と、
ウエハバーンインの指示に呼応して上記メインワード線
ドライバに供給されるメインワード線選択信号を全て選
択レベルに強制する全メインワード線選択回路とを備え
て半導体記憶装置を構成する。上記夫々のメインワード
線ドライバに動作電源を供給する経路に配置される第２
のスイッチ素子と、メインワード線選択信号によりメイ
ンワード線が選択されている状態では上記第２のスイッ
チ素子をオン状態とし、ウエハバーンインが指示されて
いる状態では上記第２のスイッチ素子を常時オン状態に
制御する制御回路とを備えることができる。上記メモリ
セルは、選択トランジスタと蓄積容量によって構成され
たダイナミック型メモリセルとすることができる。
【０００８】
【作用】上記した手段によれば、ワード線の選択電位
は、スイッチを介してワード線ドライバに供給される。
上記スイッチはワード線が選択されている状態でオン状
態にされ、選択電位はワード線ドライバを構成するＣＭ
ＯＳインバータに供給され、選択されたワード線に供給
される。上記スイッチは、メモリセルのゲートをターゲ
ットにするウエハバーンイン用電位の供給制御も行い、
ウエハバーンイン時にオン状態にされ、全ワード線選択
回路によって選択状態にされた全ワード線にウエハバー
ンイン用電位を供給する。また、階層ワード方式の半導
体記憶装置において、サブワード線に供給される選択電
位は常にサブワード線ドライバに供給されているのでは
なく、サブワード線の選択時にオン状態とされるスイッ
チを介してサブワード線の選択を行うＣＭＯＳインバー
タに供給され、選択されたサブワード線に供給される。
上記スイッチは、メモリセルのゲートをターゲットにす
るウエハバーンイン用電位の供給制御も行い、ウエハバ
ーンイン時にはオン状態にされ、全サブワード線選択回
路によって選択状態にされた全サブワード線にウエハバ
ーンイン用電位を供給する。上記階層ワード方式の半導
体記憶装置では、メインワード線ドライバに第２のスイ
ッチを設ければ、メインワード線に供給される選択電位
は常にメインワード線ドライバに供給されているのでは
なく、メインワード線の選択時にオン状態とされる第２
のスイッチを介してメインワード線の選択を行う回路に
供給され、選択されたメインワード線に供給することが
できる。メモリセルは、１トランジスタ型、３トランジ
スタ型、４トランジスタ型のダイナミック型メモリセル
から構成することができる。
は、スイッチを介してワード線ドライバに供給される。
上記スイッチはワード線が選択されている状態でオン状
態にされ、選択電位はワード線ドライバを構成するＣＭ
ＯＳインバータに供給され、選択されたワード線に供給
される。上記スイッチは、メモリセルのゲートをターゲ
ットにするウエハバーンイン用電位の供給制御も行い、
ウエハバーンイン時にオン状態にされ、全ワード線選択
回路によって選択状態にされた全ワード線にウエハバー
ンイン用電位を供給する。また、階層ワード方式の半導
体記憶装置において、サブワード線に供給される選択電
位は常にサブワード線ドライバに供給されているのでは
なく、サブワード線の選択時にオン状態とされるスイッ
チを介してサブワード線の選択を行うＣＭＯＳインバー
タに供給され、選択されたサブワード線に供給される。
上記スイッチは、メモリセルのゲートをターゲットにす
るウエハバーンイン用電位の供給制御も行い、ウエハバ
ーンイン時にはオン状態にされ、全サブワード線選択回
路によって選択状態にされた全サブワード線にウエハバ
ーンイン用電位を供給する。上記階層ワード方式の半導
体記憶装置では、メインワード線ドライバに第２のスイ
ッチを設ければ、メインワード線に供給される選択電位
は常にメインワード線ドライバに供給されているのでは
なく、メインワード線の選択時にオン状態とされる第２
のスイッチを介してメインワード線の選択を行う回路に
供給され、選択されたメインワード線に供給することが
できる。メモリセルは、１トランジスタ型、３トランジ
スタ型、４トランジスタ型のダイナミック型メモリセル
から構成することができる。
【０００９】
【実施例】図２には本発明の半導体記憶装置であるＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）の
一例ブロック図が示される。同図によれば、ＤＲＡＭ２
００は選択トランジスタと容量から構成される例えば１
トランジスタ型のダイナミック型メモリセルをマトリッ
クス配置して成るメモリセルアレイ２０１と、ローアド
レス信号ＸＡＤＲをデコードしてワード線を選択するロ
ーアドレスデコーダ（Ｘデコーダ）２０２と、選択され
たワード線に選択電位を供給して駆動するワード線ドラ
イバ２０３と、カラムアドレス信号ＹＡＤＲをデコード
してデータ線を指定するカラム選択信号を選択するカラ
ムアドレスデコーダ（Ｙデコーダ）２０４と、選択され
たカラム選択信号を用いてデータ線を選択するカラムス
イッチ回路２０５と、ワード線及びデータ線により選択
されたメモリセルからデータ線に供給される電位を増幅
するセンスアンプ２０６と、メモリアクセスに必用な各
種制御信号を供給する制御回路２０７とを備えて構成さ
れる。リード・ライトデータは、入出力端子Ｄｏ／Ｄｉ
を介してカラムスイッチ回路２０５に対して入出力され
る。上記ワード線ドライバ２０３は、ワード線の選択回
路にＣＭＯＳインバータが用いられ、例えばボンディン
グパッドＢＰ１からウエハバーンイン用電位ＶＢＩが電
源電位として供給可能にされる。また、ワード線ドライ
バ２０３には、ウエハバーンインモードを設定するウエ
ハバーンインモード信号ＢＩがボンディングパッドＢＰ
２から供給可能にされる。上記ＤＲＡＭ２００は、上記
ウエハバーンインモード信号ＢＩがハイレベルのときに
はウエハバーンインモードとされ、ローレベルのときに
はメモリアクセスモードとされる。上記半導体記憶装置
２００は、ローアドレスストローブ信号ＲＡＳ＊（以
下、＊はローイネーブル信号を意味する）、カラムアド
レスストローブ信号ＣＡＳ＊及びライト指示信号ＷＥ＊
等が供給される制御回路２０７が出力する各種制御信号
に従ってメモリアクセス動作を実行する。
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）の
一例ブロック図が示される。同図によれば、ＤＲＡＭ２
００は選択トランジスタと容量から構成される例えば１
トランジスタ型のダイナミック型メモリセルをマトリッ
クス配置して成るメモリセルアレイ２０１と、ローアド
レス信号ＸＡＤＲをデコードしてワード線を選択するロ
ーアドレスデコーダ（Ｘデコーダ）２０２と、選択され
たワード線に選択電位を供給して駆動するワード線ドラ
イバ２０３と、カラムアドレス信号ＹＡＤＲをデコード
してデータ線を指定するカラム選択信号を選択するカラ
ムアドレスデコーダ（Ｙデコーダ）２０４と、選択され
たカラム選択信号を用いてデータ線を選択するカラムス
イッチ回路２０５と、ワード線及びデータ線により選択
されたメモリセルからデータ線に供給される電位を増幅
するセンスアンプ２０６と、メモリアクセスに必用な各
種制御信号を供給する制御回路２０７とを備えて構成さ
れる。リード・ライトデータは、入出力端子Ｄｏ／Ｄｉ
を介してカラムスイッチ回路２０５に対して入出力され
る。上記ワード線ドライバ２０３は、ワード線の選択回
路にＣＭＯＳインバータが用いられ、例えばボンディン
グパッドＢＰ１からウエハバーンイン用電位ＶＢＩが電
源電位として供給可能にされる。また、ワード線ドライ
バ２０３には、ウエハバーンインモードを設定するウエ
ハバーンインモード信号ＢＩがボンディングパッドＢＰ
２から供給可能にされる。上記ＤＲＡＭ２００は、上記
ウエハバーンインモード信号ＢＩがハイレベルのときに
はウエハバーンインモードとされ、ローレベルのときに
はメモリアクセスモードとされる。上記半導体記憶装置
２００は、ローアドレスストローブ信号ＲＡＳ＊（以
下、＊はローイネーブル信号を意味する）、カラムアド
レスストローブ信号ＣＡＳ＊及びライト指示信号ＷＥ＊
等が供給される制御回路２０７が出力する各種制御信号
に従ってメモリアクセス動作を実行する。
【００１０】図１には、上記ワード線ドライバ２０３の
一例回路図が示される。同図によれば、ワード線ドライ
バ２０３は、ローアドレスデコーダ２０２から供給され
る各ローアドレスデコード信号Ｘ０＊〜Ｘｎ＊に対応し
て設けられたＣＭＯＳインバータから構成される選択回
路１０２と、ローアドレスストローブ信号ＲＡＳ＊及び
ウエハバーンインモード信号ＢＩによってオン・オフ制
御されるスイッチ１０１と、ウエハバーンインモード信
号ＢＩ及びローアドレスデコード信号Ｘ０＊〜Ｘｎ＊を
入力とする全ワード線選択回路１０３とから構成され
る。上記スイッチ１０１に供給される電源電位は、メモ
リアクセス動作にて供給される選択電位ＶＰＰ又はウエ
ハバーンイン時にボンディングパッドＢＰ１から供給さ
れるウエハバーンイン用電位ＶＢＩとされる。上記選択
回路１０２は、Ｐチャンネル型ＭＯＳトランジスタＱｐ
とＮチャンネル型ＭＯＳトランジスタＱｎとが双方のド
レインで直列接続されたＣＭＯＳインバータから構成さ
れる。上記Ｐチャンネル型ＭＯＳトランジスタＱｐのソ
ースはスイッチ１０１を介して選択電位ＶＰＰ又はウエ
ハバーンイン用電位ＶＢＩが供給可能な電源端子に接続
され、Ｎチャンネル型ＭＯＳトランジスタＱｎのソース
はＧＮＤに接続され、１ＣＭＯＳインバータは１ワード
線ＷＬｎに対応する。上記スイッチ１０１は、例えばＰ
チャンネル型ＭＯＳトランジスタから成り、ローアドレ
スストローブ信号ＲＡＳ＊及びウエハバーンインモード
信号ＢＩの反転信号を２入力とするＮＡＮＤ回路の出力
をインバータを介して出力されるスイッチ制御信号φ１
＊がゲートに供給されて制御される。上記全ワード線選
択回路１０３は、各ローアドレスデコード信号Ｘ０＊〜
Ｘｎ＊とウエハバーンインモード信号ＢＩの反転信号と
を２入力とするＡＮＤ回路から構成される。
一例回路図が示される。同図によれば、ワード線ドライ
バ２０３は、ローアドレスデコーダ２０２から供給され
る各ローアドレスデコード信号Ｘ０＊〜Ｘｎ＊に対応し
て設けられたＣＭＯＳインバータから構成される選択回
路１０２と、ローアドレスストローブ信号ＲＡＳ＊及び
ウエハバーンインモード信号ＢＩによってオン・オフ制
御されるスイッチ１０１と、ウエハバーンインモード信
号ＢＩ及びローアドレスデコード信号Ｘ０＊〜Ｘｎ＊を
入力とする全ワード線選択回路１０３とから構成され
る。上記スイッチ１０１に供給される電源電位は、メモ
リアクセス動作にて供給される選択電位ＶＰＰ又はウエ
ハバーンイン時にボンディングパッドＢＰ１から供給さ
れるウエハバーンイン用電位ＶＢＩとされる。上記選択
回路１０２は、Ｐチャンネル型ＭＯＳトランジスタＱｐ
とＮチャンネル型ＭＯＳトランジスタＱｎとが双方のド
レインで直列接続されたＣＭＯＳインバータから構成さ
れる。上記Ｐチャンネル型ＭＯＳトランジスタＱｐのソ
ースはスイッチ１０１を介して選択電位ＶＰＰ又はウエ
ハバーンイン用電位ＶＢＩが供給可能な電源端子に接続
され、Ｎチャンネル型ＭＯＳトランジスタＱｎのソース
はＧＮＤに接続され、１ＣＭＯＳインバータは１ワード
線ＷＬｎに対応する。上記スイッチ１０１は、例えばＰ
チャンネル型ＭＯＳトランジスタから成り、ローアドレ
スストローブ信号ＲＡＳ＊及びウエハバーンインモード
信号ＢＩの反転信号を２入力とするＮＡＮＤ回路の出力
をインバータを介して出力されるスイッチ制御信号φ１
＊がゲートに供給されて制御される。上記全ワード線選
択回路１０３は、各ローアドレスデコード信号Ｘ０＊〜
Ｘｎ＊とウエハバーンインモード信号ＢＩの反転信号と
を２入力とするＡＮＤ回路から構成される。
【００１１】通常のメモリアクセスを行う場合は、ウエ
ハバーンイン信号ＢＩはローレベルとされ、上記スイッ
チ１０１はローアドレスストローブ信号ＲＡＳ＊がイネ
ーブル状態とされた場合にのみオン状態とされる。全ワ
ード線選択回路１０３を構成するＡＮＤ回路には、ウエ
ハバーンインモード信号ＢＩが反転されてハイレベルで
供給される為、ローアドレスデコード信号Ｘ０＊〜Ｘｎ
＊がイネーブル状態とされたＡＮＤ回路の出力のみがロ
ーレベルを出力し、１ワード線ＷＬｎの選択が行われ
る。上記スイッチ１０１のオフ状態のソース−ドレイン
間の抵抗値は、上記ＭＯＳ回路１０２のＰチャンネル型
ＭＯＳトランジスタＱｐのオフ状態のソース−ドレイン
間の抵抗値よりも大きいものとされる。よって、上記ス
イッチ１０１により、スイッチ１０１の無いＣＭＯＳイ
ンバータに比べ、ＣＭＯＳインバータのリーク電流を減
少させることができる。ウエハバーンインモード時に
は、ウエハバーンインモード信号ＢＩがハイレベルにさ
れ、上記スイッチ１０１はオン状態にされる。このと
き、全ワード線選択回路１０３にはウエハバーンインモ
ード信号ＢＩが反転されてローレベルが供給され全ワー
ド線ＷＬ０〜ＷＬｎが選択される。このとき、ボンディ
ングパッドＢＰ１からウエハバーンイン用電圧ＶＢＩを
供給することによって、全メモリセルのゲートには同時
にウエハバーンイン用電位ＶＢＩが印加される。
ハバーンイン信号ＢＩはローレベルとされ、上記スイッ
チ１０１はローアドレスストローブ信号ＲＡＳ＊がイネ
ーブル状態とされた場合にのみオン状態とされる。全ワ
ード線選択回路１０３を構成するＡＮＤ回路には、ウエ
ハバーンインモード信号ＢＩが反転されてハイレベルで
供給される為、ローアドレスデコード信号Ｘ０＊〜Ｘｎ
＊がイネーブル状態とされたＡＮＤ回路の出力のみがロ
ーレベルを出力し、１ワード線ＷＬｎの選択が行われ
る。上記スイッチ１０１のオフ状態のソース−ドレイン
間の抵抗値は、上記ＭＯＳ回路１０２のＰチャンネル型
ＭＯＳトランジスタＱｐのオフ状態のソース−ドレイン
間の抵抗値よりも大きいものとされる。よって、上記ス
イッチ１０１により、スイッチ１０１の無いＣＭＯＳイ
ンバータに比べ、ＣＭＯＳインバータのリーク電流を減
少させることができる。ウエハバーンインモード時に
は、ウエハバーンインモード信号ＢＩがハイレベルにさ
れ、上記スイッチ１０１はオン状態にされる。このと
き、全ワード線選択回路１０３にはウエハバーンインモ
ード信号ＢＩが反転されてローレベルが供給され全ワー
ド線ＷＬ０〜ＷＬｎが選択される。このとき、ボンディ
ングパッドＢＰ１からウエハバーンイン用電圧ＶＢＩを
供給することによって、全メモリセルのゲートには同時
にウエハバーンイン用電位ＶＢＩが印加される。
【００１２】図３の（Ａ）には、上記ワード線ドライバ
２０３におけるワード線選択動作のタイムチャートが示
される。同図の（Ａ）によれば、ワード線ＷＬｎの選択
は、ローアドレスストローブ信号ＲＡＳ＊のローエッジ
に同期して、スイッチ制御信号φ１＊がイネーブル状態
とされ、選択電位ＶＰＰが選択回路１０２に供給されて
行われる。Ｘデコーダ２０２から供給されるデコード信
号Ｘｎ＊によりイネーブル状態とされ選択されたワード
線ＷＬｎには、選択電位ＶＰＰが供給される。メモリア
クセスを終えることにより、ローアドレスストローブ信
号ＲＡＳ＊はハイレベルにされ、それに伴って選択され
たデコード信号Ｘｎ＊はディスイネーブル状態にされ、
選択されたワード線ＷＬｎは非選択状態とされる。最後
に、スイッチ制御信号φ１＊がディスイネーブル状態に
され、選択回路１０２へのワード線ＷＬｎの選択電位Ｖ
ＰＰの供給は抑止される。このように、選択回路１０２
を構成するＣＭＯＳインバータへのワード線ＷＬｎの選
択電位ＶＰＰの供給は、常時行われているものではな
く、ワード線ＷＬｎの選択動作が行われている間のみ行
われる。従来のワード線ＷＬｎの選択がＣＭＯＳインバ
ータによって行われる場合、上記スイッチ１０１が設け
られていないためＣＭＯＳインバータには常時ワード線
ＷＬｎの選択電位ＶＰＰが供給されていた。このＣＭＯ
Ｓインバータを構成するＰチャンネル型ＭＯＳトランジ
スタＱｐのソース−ドレイン間のオン抵抗は、選択速度
を高速化するために小さい値に設定されているため、上
記ソース−ドレイン間にはリーク電流が生じている。本
実施例のワード線ドライバ２０３のように上記スイッチ
１０１を設ければ、ＣＭＯＳインバータに選択電位ＶＰ
Ｐを供給するのはスイッチ制御信号φ１＊がイネーブル
状態とされるとき、つまりワード線ＷＬｎの選択動作時
に限ることができる。こうして、不所望なＣＭＯＳイン
バータのリーク電流を抑止可能にされ、低消費電力化が
図られる。
２０３におけるワード線選択動作のタイムチャートが示
される。同図の（Ａ）によれば、ワード線ＷＬｎの選択
は、ローアドレスストローブ信号ＲＡＳ＊のローエッジ
に同期して、スイッチ制御信号φ１＊がイネーブル状態
とされ、選択電位ＶＰＰが選択回路１０２に供給されて
行われる。Ｘデコーダ２０２から供給されるデコード信
号Ｘｎ＊によりイネーブル状態とされ選択されたワード
線ＷＬｎには、選択電位ＶＰＰが供給される。メモリア
クセスを終えることにより、ローアドレスストローブ信
号ＲＡＳ＊はハイレベルにされ、それに伴って選択され
たデコード信号Ｘｎ＊はディスイネーブル状態にされ、
選択されたワード線ＷＬｎは非選択状態とされる。最後
に、スイッチ制御信号φ１＊がディスイネーブル状態に
され、選択回路１０２へのワード線ＷＬｎの選択電位Ｖ
ＰＰの供給は抑止される。このように、選択回路１０２
を構成するＣＭＯＳインバータへのワード線ＷＬｎの選
択電位ＶＰＰの供給は、常時行われているものではな
く、ワード線ＷＬｎの選択動作が行われている間のみ行
われる。従来のワード線ＷＬｎの選択がＣＭＯＳインバ
ータによって行われる場合、上記スイッチ１０１が設け
られていないためＣＭＯＳインバータには常時ワード線
ＷＬｎの選択電位ＶＰＰが供給されていた。このＣＭＯ
Ｓインバータを構成するＰチャンネル型ＭＯＳトランジ
スタＱｐのソース−ドレイン間のオン抵抗は、選択速度
を高速化するために小さい値に設定されているため、上
記ソース−ドレイン間にはリーク電流が生じている。本
実施例のワード線ドライバ２０３のように上記スイッチ
１０１を設ければ、ＣＭＯＳインバータに選択電位ＶＰ
Ｐを供給するのはスイッチ制御信号φ１＊がイネーブル
状態とされるとき、つまりワード線ＷＬｎの選択動作時
に限ることができる。こうして、不所望なＣＭＯＳイン
バータのリーク電流を抑止可能にされ、低消費電力化が
図られる。
【００１３】図３の（Ｂ）には、上記ワード線ドライバ
２０３におけるウエハバーンインモード時のタイムチャ
ートが示される。同図の（Ｂ）によれば、ウエハバーン
イン時には、ローアドレスストローブ信号ＲＡＳ＊はハ
イレベルとされ、ウエハバーンインモード信号ＢＩがハ
イレベルにされることによって、スイッチ制御信号φ１
＊はローレベルに固定される。このとき、ＣＭＯＳイン
バータには選択電位ＶＰＰの代わりにウエハバーンイン
用電位ＶＢＩがボンディングパッドＢＰ１から供給され
る。ウエハバーンインモード信号ＢＩによって全ワード
線ＷＬ０〜ＷＬｎが一括選択状態にされているから、全
メモリセルのゲートに対するウエハバーンインが可能に
なる。
２０３におけるウエハバーンインモード時のタイムチャ
ートが示される。同図の（Ｂ）によれば、ウエハバーン
イン時には、ローアドレスストローブ信号ＲＡＳ＊はハ
イレベルとされ、ウエハバーンインモード信号ＢＩがハ
イレベルにされることによって、スイッチ制御信号φ１
＊はローレベルに固定される。このとき、ＣＭＯＳイン
バータには選択電位ＶＰＰの代わりにウエハバーンイン
用電位ＶＢＩがボンディングパッドＢＰ１から供給され
る。ウエハバーンインモード信号ＢＩによって全ワード
線ＷＬ０〜ＷＬｎが一括選択状態にされているから、全
メモリセルのゲートに対するウエハバーンインが可能に
なる。
【００１４】図４には、本発明の半導体記憶装置である
ＤＲＡＭの他の一例ブロック図が示される。同図によれ
ば、ＤＲＡＭ４００は上記ＤＲＡＭ２００に階層ワード
線方式を採用したものである。階層ワード方式では、ワ
ード線の高密度配置を緩和するためにワード線をメイン
ワード線とサブワード線とに分け、部分的に高密度配置
を避ける様に配置されている。階層ワード方式で用いら
れるローアドレス信号により、メインワード線とサブワ
ード線とが選択され、アクセスされるメモリセル行が指
定される。ＤＲＡＭ４００は、ＤＲＡＭ２００のワード
線ドライバ２０３の代わりに、メモリセルの選択端子に
接続されたサブワード線を選択するサブワード線ドライ
バ４０２と、サブワード線をサブワード線ドライバ４０
２単位で選択するメインワード線ドライバ４０１とを備
える。それに伴って、ＤＲＡＭ４００は、ローアドレス
信号ＸＡＤＲのデコーダは、例えばローアドレス信号Ｘ
ＡＤＲの上位ビットを用いてメインワード線を選択する
ＸＭデコーダ４０４と、ローアドレス信号ＸＡＤＲの下
位ビットを用いてサブワード線を選択するＸＳデコーダ
４０５とを備える。階層ワード方式では、メインワード
線に対応して複数のサブワード線ドライバ４０２が設け
られ、サブワード線ドライバ４０２には、ＸＳデコーダ
４０５から供給されるデコード信号に応じて選択電位を
サブワード線に供給するＦＸドライバ４０６が接続され
る。ＦＸドライバ４０６は、前記ワード線ドライバ２０
３のスイッチ１０１と選択回路１０２から成る回路構成
を備え、ＣＭＯＳインバータの出力がサブワード線に供
給される。また、ウエハバーンイン用電位ＶＢＩをサブ
ワード線に供給するボンディングパッドＢＰ１が備えら
れ、ウエハバーンイン用電位ＶＢＩはＦＸドライバ４０
６に供給される。上記ＤＲＡＭ４００は、メモリアクセ
スモードとウエハバーンインモードを有し、ボンディン
グパッドＢＰ２からウエハバーンインモード信号ＢＩが
メインワード線ドライバ４０１及びＦＸドライバ４０６
に供給可能にされる。ウエハバーンインモード信号ＢＩ
がハイレベルにされウエハバーンインモードが指示され
た場合には、上記メインワード線ドライバ４０１では全
てのメインワード線が選択状態にされ、上記ＦＸドライ
バ４０６では全てのサブワード線が選択状態にされる。
ＤＲＡＭの他の一例ブロック図が示される。同図によれ
ば、ＤＲＡＭ４００は上記ＤＲＡＭ２００に階層ワード
線方式を採用したものである。階層ワード方式では、ワ
ード線の高密度配置を緩和するためにワード線をメイン
ワード線とサブワード線とに分け、部分的に高密度配置
を避ける様に配置されている。階層ワード方式で用いら
れるローアドレス信号により、メインワード線とサブワ
ード線とが選択され、アクセスされるメモリセル行が指
定される。ＤＲＡＭ４００は、ＤＲＡＭ２００のワード
線ドライバ２０３の代わりに、メモリセルの選択端子に
接続されたサブワード線を選択するサブワード線ドライ
バ４０２と、サブワード線をサブワード線ドライバ４０
２単位で選択するメインワード線ドライバ４０１とを備
える。それに伴って、ＤＲＡＭ４００は、ローアドレス
信号ＸＡＤＲのデコーダは、例えばローアドレス信号Ｘ
ＡＤＲの上位ビットを用いてメインワード線を選択する
ＸＭデコーダ４０４と、ローアドレス信号ＸＡＤＲの下
位ビットを用いてサブワード線を選択するＸＳデコーダ
４０５とを備える。階層ワード方式では、メインワード
線に対応して複数のサブワード線ドライバ４０２が設け
られ、サブワード線ドライバ４０２には、ＸＳデコーダ
４０５から供給されるデコード信号に応じて選択電位を
サブワード線に供給するＦＸドライバ４０６が接続され
る。ＦＸドライバ４０６は、前記ワード線ドライバ２０
３のスイッチ１０１と選択回路１０２から成る回路構成
を備え、ＣＭＯＳインバータの出力がサブワード線に供
給される。また、ウエハバーンイン用電位ＶＢＩをサブ
ワード線に供給するボンディングパッドＢＰ１が備えら
れ、ウエハバーンイン用電位ＶＢＩはＦＸドライバ４０
６に供給される。上記ＤＲＡＭ４００は、メモリアクセ
スモードとウエハバーンインモードを有し、ボンディン
グパッドＢＰ２からウエハバーンインモード信号ＢＩが
メインワード線ドライバ４０１及びＦＸドライバ４０６
に供給可能にされる。ウエハバーンインモード信号ＢＩ
がハイレベルにされウエハバーンインモードが指示され
た場合には、上記メインワード線ドライバ４０１では全
てのメインワード線が選択状態にされ、上記ＦＸドライ
バ４０６では全てのサブワード線が選択状態にされる。
【００１５】図５には、上記メインワード線ドライバ４
０１とＦＸドライバ４０６とサブワード線ドライバ４０
２との接続構成の一例が示される。上記メインワード線
ドライバ４０１は、ウエハバーンインモード信号ＢＩと
ＸＭデコーダ４０４から供給されるメインワード線デコ
ード信号ＸＭ０とを２入力とするＮＯＲ回路５０１とＮ
ＯＲ回路５０１の出力を、Ｐチャンネル型トランジスタ
のゲート及びＮチャンネル型トランジスタのゲートに共
通に受けるＣＭＯＳインバータＡを基本単位として構成
される。上記ＣＭＯＳインバータＡの出力はメインワー
ド線ＭＷＬ０に供給される（図５では、メインワード線
ＭＷＬ０に対応する基本単位が示される）。また、上記
ＣＭＯＳインバータＡとその電源電位との間には前記ス
イッチ１０１が設けられている。上記基本単位によって
１メインワード線ＭＷＬｎが選択され、メインワード線
ＭＷＬｎに対応する複数のサブワード線ドライバ４０２
が選択可能とされる。上記ＦＸドライバ４０６は、ウエ
ハバーンインモード信号ＢＩとＸＳデコーダ４０５から
供給されるサブワード線デコード信号ＸＳ０とを２入力
とするＮＯＲ回路５０２と、ＮＯＲ回路５０２の出力を
ゲートに受けるＣＭＯＳインバータＢとを基本単位とし
て構成される。上記ＣＭＯＳインバータＢの出力はサブ
ワード線ＳＷＬ０に供給される。また、上記ＣＭＯＳイ
ンバータＢとその電源電位との間には前記スイッチ１０
１が設けられている。上記基本単位によって１サブワー
ド線ＳＷＬｉが選択される。また、ウエハバーンインモ
ード信号ＢＩがイネーブル状態（ハイレベル）のときＣ
ＭＯＳインバータＡ、Ｂの出力はＧＮＤに接続される。
他のメインワード線ＭＷＬｎに対応する基本単位も同様
の回路構成とされる。
０１とＦＸドライバ４０６とサブワード線ドライバ４０
２との接続構成の一例が示される。上記メインワード線
ドライバ４０１は、ウエハバーンインモード信号ＢＩと
ＸＭデコーダ４０４から供給されるメインワード線デコ
ード信号ＸＭ０とを２入力とするＮＯＲ回路５０１とＮ
ＯＲ回路５０１の出力を、Ｐチャンネル型トランジスタ
のゲート及びＮチャンネル型トランジスタのゲートに共
通に受けるＣＭＯＳインバータＡを基本単位として構成
される。上記ＣＭＯＳインバータＡの出力はメインワー
ド線ＭＷＬ０に供給される（図５では、メインワード線
ＭＷＬ０に対応する基本単位が示される）。また、上記
ＣＭＯＳインバータＡとその電源電位との間には前記ス
イッチ１０１が設けられている。上記基本単位によって
１メインワード線ＭＷＬｎが選択され、メインワード線
ＭＷＬｎに対応する複数のサブワード線ドライバ４０２
が選択可能とされる。上記ＦＸドライバ４０６は、ウエ
ハバーンインモード信号ＢＩとＸＳデコーダ４０５から
供給されるサブワード線デコード信号ＸＳ０とを２入力
とするＮＯＲ回路５０２と、ＮＯＲ回路５０２の出力を
ゲートに受けるＣＭＯＳインバータＢとを基本単位とし
て構成される。上記ＣＭＯＳインバータＢの出力はサブ
ワード線ＳＷＬ０に供給される。また、上記ＣＭＯＳイ
ンバータＢとその電源電位との間には前記スイッチ１０
１が設けられている。上記基本単位によって１サブワー
ド線ＳＷＬｉが選択される。また、ウエハバーンインモ
ード信号ＢＩがイネーブル状態（ハイレベル）のときＣ
ＭＯＳインバータＡ、Ｂの出力はＧＮＤに接続される。
他のメインワード線ＭＷＬｎに対応する基本単位も同様
の回路構成とされる。
【００１６】上記サブワード線ドライバ４０２は、例え
ばＰチャンネル型ＭＯＳトランジスタとＮチャンネル型
ＭＯＳトランジスタから成るＣＭＯＳインバータＣとＮ
チャンネル型ＭＯＳトランジスタＴとから成る構成単位
が１サブワード線ＳＷＬｉに対応して構成される。同図
には、サブワード線ＳＷＬ０に対応する構成単位が示さ
れる。ＣＭＯＳインバータＣを構成するＰチャンネル型
トランジスタのゲート及びＮチャンネル型トランジスタ
のゲートには共通にメインワード線ＭＷＬ０がインバー
タによって反転されて接続される。また、メインワード
線ＭＷＬ０はＮチャンネル型ＭＯＳトランジスタＴのゲ
ートに接続される。上記ＣＭＯＳインバータＣのＰチャ
ンネル型トランジスタのソースとＮチャンネル型トラン
ジスタＴのドレインにはＦＸドライバの出力ＦＸ０が接
続される。Ｎチャンネル型トランジスタＴのソースは、
ＣＭＯＳインバータＣの出力と接続されサブワード線Ｓ
ＷＬ０に接続される。他の構成単位も同じ回路構成であ
る。
ばＰチャンネル型ＭＯＳトランジスタとＮチャンネル型
ＭＯＳトランジスタから成るＣＭＯＳインバータＣとＮ
チャンネル型ＭＯＳトランジスタＴとから成る構成単位
が１サブワード線ＳＷＬｉに対応して構成される。同図
には、サブワード線ＳＷＬ０に対応する構成単位が示さ
れる。ＣＭＯＳインバータＣを構成するＰチャンネル型
トランジスタのゲート及びＮチャンネル型トランジスタ
のゲートには共通にメインワード線ＭＷＬ０がインバー
タによって反転されて接続される。また、メインワード
線ＭＷＬ０はＮチャンネル型ＭＯＳトランジスタＴのゲ
ートに接続される。上記ＣＭＯＳインバータＣのＰチャ
ンネル型トランジスタのソースとＮチャンネル型トラン
ジスタＴのドレインにはＦＸドライバの出力ＦＸ０が接
続される。Ｎチャンネル型トランジスタＴのソースは、
ＣＭＯＳインバータＣの出力と接続されサブワード線Ｓ
ＷＬ０に接続される。他の構成単位も同じ回路構成であ
る。
【００１７】通常のメモリアクセス動作のとき、上記Ｃ
ＭＯＳインバータＡ、Ｂの電源電位は選択電位ＶＰＰと
され、メモリアクセス時のみ選択されたメインワード線
ＭＷＬ０及び選択されたサブワード線ＳＷＬ０に選択電
位ＶＰＰが供給される。ウエハバーンイン時にはボンデ
ィングパッドＢＰ１を介してウエハバーンイン用電位Ｖ
ＢＩがＣＭＯＳインバータＢの電源電位とされる。ウエ
ハバーンインモード信号ＢＩがイネーブル状態にされる
ことによって、全てのメインワード線ドライバ４０１及
び全てのＦＸドライバ４０６が駆動状態にされ、ウエハ
バーンイン用電位ＶＢＩが一括選択された全サブワード
線ＳＷＬ０〜ＳＷＬｉに同時に供給される。
ＭＯＳインバータＡ、Ｂの電源電位は選択電位ＶＰＰと
され、メモリアクセス時のみ選択されたメインワード線
ＭＷＬ０及び選択されたサブワード線ＳＷＬ０に選択電
位ＶＰＰが供給される。ウエハバーンイン時にはボンデ
ィングパッドＢＰ１を介してウエハバーンイン用電位Ｖ
ＢＩがＣＭＯＳインバータＢの電源電位とされる。ウエ
ハバーンインモード信号ＢＩがイネーブル状態にされる
ことによって、全てのメインワード線ドライバ４０１及
び全てのＦＸドライバ４０６が駆動状態にされ、ウエハ
バーンイン用電位ＶＢＩが一括選択された全サブワード
線ＳＷＬ０〜ＳＷＬｉに同時に供給される。
【００１８】上記実施例によれば以下の作用効果を得る
ことができる。 （１）ＤＲＡＭ２００において、ワード線ドライバ２０
３に供給される選択電位ＶＰＰは、メモリアクセスモー
ドではローアドレスストローブ信号ＲＡＳ＊のイネーブ
ル状態に同期してオン状態にされるスイッチ１０１によ
って供給が制御される。ウエハバーンインモードでは、
ローアドレスストローブ信号ＲＡＳ＊の状態に関係なく
常にスイッチ１０１がオン状態とされボンディングパッ
ドＢＰ１を介して、全ワード線ＷＬ０〜ＷＬｎに同時に
ウエハバーンイン用電位ＶＢＩが供給される。上記スイ
ッチ１０１を用いることでワード線ドライバ２０３を構
成するＣＭＯＳインバータのリーク電流も低減すること
ができる。 （２）ＤＲＡＭ４００において、メインワード線ドライ
バ４０１及びサブワード線ドライバ４０２に供給される
選択電位ＶＰＰは、ノーマルモードではローアドレスス
トローブ信号ＲＡＳ＊のイネーブル状態に同期してオン
状態にされるスイッチ１０１によって供給が制御され
る。ウエハバーンインモードでは、ローアドレスストロ
ーブ信号ＲＡＳ＊の状態に関係なく 常にメインワード
線ドライバ４０１のスイッチ１０１がオン状態とされ全
メインワード線ＭＷＬ０〜ＭＷＬｎに同時に選択電位Ｖ
ＰＰが供給される。また、このとき、常にＦＸドライバ
４０６のスイッチ１０１がオン状態とされ、ボンディン
グパッドＢＰ１を介して全サブワード線ＳＷＬ０〜ＳＷ
Ｌｎに同時にウエハバーンイン用電位ＶＢＩが供給され
る。上記スイッチ１０１を用いることでメインワード線
ドライバ４０１及びＦＸドライバ４０６を構成するＣＭ
ＯＳインバータのリーク電流も低減することができる。
ことができる。 （１）ＤＲＡＭ２００において、ワード線ドライバ２０
３に供給される選択電位ＶＰＰは、メモリアクセスモー
ドではローアドレスストローブ信号ＲＡＳ＊のイネーブ
ル状態に同期してオン状態にされるスイッチ１０１によ
って供給が制御される。ウエハバーンインモードでは、
ローアドレスストローブ信号ＲＡＳ＊の状態に関係なく
常にスイッチ１０１がオン状態とされボンディングパッ
ドＢＰ１を介して、全ワード線ＷＬ０〜ＷＬｎに同時に
ウエハバーンイン用電位ＶＢＩが供給される。上記スイ
ッチ１０１を用いることでワード線ドライバ２０３を構
成するＣＭＯＳインバータのリーク電流も低減すること
ができる。 （２）ＤＲＡＭ４００において、メインワード線ドライ
バ４０１及びサブワード線ドライバ４０２に供給される
選択電位ＶＰＰは、ノーマルモードではローアドレスス
トローブ信号ＲＡＳ＊のイネーブル状態に同期してオン
状態にされるスイッチ１０１によって供給が制御され
る。ウエハバーンインモードでは、ローアドレスストロ
ーブ信号ＲＡＳ＊の状態に関係なく 常にメインワード
線ドライバ４０１のスイッチ１０１がオン状態とされ全
メインワード線ＭＷＬ０〜ＭＷＬｎに同時に選択電位Ｖ
ＰＰが供給される。また、このとき、常にＦＸドライバ
４０６のスイッチ１０１がオン状態とされ、ボンディン
グパッドＢＰ１を介して全サブワード線ＳＷＬ０〜ＳＷ
Ｌｎに同時にウエハバーンイン用電位ＶＢＩが供給され
る。上記スイッチ１０１を用いることでメインワード線
ドライバ４０１及びＦＸドライバ４０６を構成するＣＭ
ＯＳインバータのリーク電流も低減することができる。
【００１９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２０】例えば、本実施例では、メインワード線ド
ライバ４０１をＣＭＯＳインバータを用いて構成した
が、Ｎチャンネル型ＭＯＳトランジスタを用いて構成す
ることができる。
ライバ４０１をＣＭＯＳインバータを用いて構成した
が、Ｎチャンネル型ＭＯＳトランジスタを用いて構成す
ることができる。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合を示したが、ＥＰＲＯＭやＥＥＰＲＯ
Ｍにも適用することが可能である。また、ワードシャン
ト方式の半導体記憶装置にも適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合を示したが、ＥＰＲＯＭやＥＥＰＲＯ
Ｍにも適用することが可能である。また、ワードシャン
ト方式の半導体記憶装置にも適用できる。
【００２２】本発明は、少なくともＣＭＯＳインバータ
が選択電位をワード線に供給するワード線ドライバを備
えた半導体記憶装置に適用することができる。
が選択電位をワード線に供給するワード線ドライバを備
えた半導体記憶装置に適用することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、ワード線ドライバに動作電源を
供給する経路に設けられたスイッチは、ワード線ドライ
バを構成するＣＭＯＳ回路の不所望なリーク電流を抑え
る低リーク回路になり、また、ウエハバーンイン用電位
の供給回路にもなる。すなわち、従来個々に設けられて
いた低リーク回路とウエハバーンイン用電位の供給回路
を１つに纏めることができるから、回路構成の簡素化を
図ることができる。
供給する経路に設けられたスイッチは、ワード線ドライ
バを構成するＣＭＯＳ回路の不所望なリーク電流を抑え
る低リーク回路になり、また、ウエハバーンイン用電位
の供給回路にもなる。すなわち、従来個々に設けられて
いた低リーク回路とウエハバーンイン用電位の供給回路
を１つに纏めることができるから、回路構成の簡素化を
図ることができる。
【図１】本発明の半導体記憶装置に備えたワード線ドラ
イバの一例回路図である。
イバの一例回路図である。
【図２】本発明の半導体記憶装置の一例ブロック図であ
る。
る。
【図３】本実施例のワード線ドライバにおけるワード線
選択動作とウエハバーンイン動作とのタイムチャートで
ある。
選択動作とウエハバーンイン動作とのタイムチャートで
ある。
【図４】本発明の他の半導体記憶装置の一例ブロック図
である。
である。
【図５】本発明の他の半導体記憶回路に備えられるワー
ド線ドライバの一例回路図です。
ド線ドライバの一例回路図です。
１００ ワード線ドライバ １０１ スイッチ １０２ 選択回路 １０３ 全ワード線選択回路 ＷＬｎ ワード線 Ｘｎ＊ デコード信号 φ１＊ スイッチ制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 斎藤 賢孝 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (4)
- 【請求項１】 マトリクス配置された複数個のメモリセ
ルの選択端子をワード線に結合し、データ端子をビット
線に結合して成るメモリセルアレイを備えた半導体記憶
装置において、 アドレス信号をデコードしてワード線選択信号を形成す
るためのアドレスデコーダと、 アドレスデコーダのワード線選択信号に従ってワード線
を選択レベルに駆動するために各ワード線に対応して設
けられたＣＭＯＳ回路から成るワード線ドライバと、 上記夫々のワード線ドライバに動作電源を供給する経路
に配置されたスイッチ素子と、 ワード線選択信号によりワード線が選択される状態では
前記スイッチ素子をオン状態とし、ウエハバーンインが
指示されている状態では前記スイッチ素子を常時オン状
態に制御する制御回路と、 ウエハバーンインの指示に呼応して前記ワード線ドライ
バに供給されるワード線選択信号を全て選択レベルに強
制する全ワード線選択回路と、を備えることを特徴とす
る半導体記憶装置。 - 【請求項２】 マトリクス配置された複数個のメモリセ
ルの選択端子を階層ワード線方式のサブワード線に結合
し、データ端子をビット線に結合して成るメモリセルア
レイを備えた半導体記憶装置において、 第１のアドレス信号をデコードしてメインワード線選択
信号を形成するための第１のアドレスデコーダと、 メインワード線選択信号に従ってメインワード線を選択
レベルに駆動するメインワード線ドライバと、 第２のアドレス信号をデコードしてサブワード線選択信
号を形成するための第２のアドレスデコーダと、 メインワード線選択信号とサブワード線選択信号とに従
ってサブワード線を選択レベルに駆動するために各サブ
ワード線に対応して設けられたＣＭＯＳ回路から成るサ
ブワード線ドライバと、 上記夫々のサブワード線ドライバに動作電源を供給する
経路に配置されたスイッチ素子と、 メインワード線選択信号とサブワード線選択信号とによ
りサブワード線が選択されている状態では上記スイッチ
素子をオン状態とし、ウエハバーンインが指示されてい
る状態では上記スイッチ素子を常時オン状態に制御する
制御回路と、 ウエハバーンインの指示に呼応して上記サブワード線ド
ライバに供給されるサブワード線選択信号を全て選択レ
ベルに強制する全サブワード線選択回路と、 ウエハバーンインの指示に呼応して上記メインワード線
ドライバに供給されるメインワード線選択信号を全て選
択レベルに強制する全メインワード線選択回路と、を備
えることを特徴とする半導体記憶装置。 - 【請求項３】 上記夫々のメインワード線ドライバに動
作電源を供給する経路に配置される第２のスイッチ素子
と、 メインワード線選択信号によりメインワード線が選択さ
れている状態では上記第２のスイッチ素子をオン状態と
し、ウエハバーンインが指示されている状態では上記第
２のスイッチ素子を常時オン状態に制御する制御回路
と、を備えることを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項４】 上記メモリセルは、選択トランジスタと
蓄積容量によって構成されたダイナミック型メモリセル
であることを特徴とする請求項１乃至３の何れか１項に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23339495A JP3770565B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23339495A JP3770565B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963273A true JPH0963273A (ja) | 1997-03-07 |
| JP3770565B2 JP3770565B2 (ja) | 2006-04-26 |
Family
ID=16954406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23339495A Expired - Lifetime JP3770565B2 (ja) | 1995-08-18 | 1995-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3770565B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160745A (en) * | 1999-03-04 | 2000-12-12 | Nec Corporation | Semiconductor storage device |
| JP2009043414A (ja) * | 2008-11-27 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置 |
| WO2014123064A1 (ja) * | 2013-02-05 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1995
- 1995-08-18 JP JP23339495A patent/JP3770565B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160745A (en) * | 1999-03-04 | 2000-12-12 | Nec Corporation | Semiconductor storage device |
| JP2009043414A (ja) * | 2008-11-27 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置 |
| WO2014123064A1 (ja) * | 2013-02-05 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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