KR100498413B1 - 반도체메모리장치의워드라인제어회로 - Google Patents

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Abstract

번인(burn-in) 전원 전압 발생기, 제어부, 워드라인(Wordline)들, 서브워드라인 드라이버(Sub-Wordline Driver)들 및 번인 전원 전압 강하부를 구비하는 반도체 메모리 장치의 워드라인 제어 회로가 개시된다. 상기 번인 전원 전압 발생부는 번인 스트레스 테스트(burn-in stress test)에 필요한 번인 전원 전압을 발생하고, 상기 제어부는 상기 번인 전원 전압 발생기에 연결되고 제어 신호에 응답하여 로우(low) 또는 하이(high) 레벨의 제1 및 제2 출력 신호들을 발생하며, 상기 서브워드라인 드라이버들은 상기 제1 및 제2 출력 신호들이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블(enable) 신호들에 각각 응답하여 상기 제1 내지 제n 워드라인들을 활성화 또는 비활성화시키고, 상기 번인 전원 전압 강하부는 상기 번인 전원 전압 발생기의 출력단에 연결되고, 번인 인에이블 신호를 입력하며, 번인 모드(burn-in mode)시 상기 번인 인에이블 신호가 액티브되면 상기 번인 전원 전압을 접지 레벨로 강하시키고, 상기 번인 인에이블 신호가 인액티브(inactive)일 경우에는 상기 번인 전원 전압에 아무 영향을 주지 않음으로써 워드라인들이 동시에 활성화될 경우 상기 워드라인들은 완전히 활성화된다.

Description

반도체 메모리 장치의 워드라인 제어 회로{Wordline control circuit for semiconductor memory device}
본 발명은 반도체 메모리 장치의 워드라인 제어 회로에 관한 것으로서, 특히 웨이퍼(wafer)의 번인 스트레스 테스트시 사용되는 전원 전압을 제어하는 워드라인 제어 회로에 관한 것이다.
일반적으로 웨이퍼 제조 과정이 완료된 후, 칩의 신뢰성을 보증하기 위한 테스트들이 다방면으로 이루어지는데 이들 중 제조 공정상 발생한 잠재 불량을 가속 스트레스를 통해 제거함으로써 제품 사용시 발생 가능한 초기 불량을 감소시키고자하는 테스트 항목이 있는데 이를 번인 스트레스 테스트라 한다. 번인 스트레스 테스트는 웨이퍼 상태에서 진행되는 웨이퍼 번인 스트레스 테스트와, 칩의 어셈블리(assembly)후 패키지(package) 상태에서 진행되는 패키지 번인 스트레스 테스트로 구분된다. 일반적으로 번인 스트레스 테스트라 함은 패키지 번인 스트레스 테스트를 지칭한다. 그러나 패키지 번인 스트레스 테스트는 여러 가지 단점을 가지고 있어서 최근에는 웨이퍼 번인 스트레스 테스트가 많이 이용되고 있다.
도 1은 종래의 반도체 메모리 장치의 워드라인 제어 회로도이다. 도 1을 참조하면, 종래의 워드라인 제어 회로는 번인 전원 전압 발생기(101), 제어부(111), 부스팅 트랜지스터(boosting transistor)(181), 제1 내지 제n 워드라인들(131∼139) 및 제1 내지 제n 서브워드라인 드라이버들(121∼129)로 구성된다.
상기 번인 전원 전압 발생기(101)는 번인 스트레스 테스트에 필요한 번인 전원 전압(VCCA)을 발생한다.
상기 제어부(111)는 전원 전압(Vcc)에 소오스(Source)가 연결되고 상기 제어 신호(PXB0)에 게이트가 연결되는 PMOS 트랜지스터(113)와, 상기 PMOS 트랜지스터(113)의 드레인(Drain)에 드레인이 연결되고 상기 제어 신호(PXB0)에 게이트(Gate)가 연결되며 접지단(GND)에 소오스가 연결되고 드레인으로부터 제1 출력 신호(PXD0)가 발생되는 NMOS 트랜지스터(116)와, 상기 전원 전압(Vcc)에 소오스가 연결되고 상기 PMOS 트랜지스터(113)의 드레인에 게이트가 연결되는 다른 PMOS 트랜지스터(114), 및 상기 다른 PMOS 트랜지스터(114)의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단(GND)에 소오스가 연결되며 드레인으로부터 제2 출력 신호(PXBD0)가 발생되는 다른 NMOS 트랜지스터(117)로 구성되어있다.
상기 부스팅 트랜지스터(181)는 상기 제어부(111)의 제1 출력 신호(PXD0)가 드레인에 인가되고, 상기 제1 출력 신호(PXD0)를 부스팅하여 부스팅된 제1 출력 신호(PXDD0)를 발생한다.
상기 제1 서브워드라인 드라이버(121)는 상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 제1 워드라인(131)에 소오스가 연결되며 상기 부스팅된 제1 출력 신호(PXDD0)에 의해 게이팅되는 제1 NMOS 트랜지스터와, 상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 전원 전압(Vcc)에 의해 게이팅되는 제2 NMOS 트랜지스터와, 상기 제1 출력 신호(PXD0)가 드레인에 인가되고 상기 제1 워드라인에 소오스가 연결되며 상기 제2 NMOS 트랜지스터의 소오스에 발생하는 전압에 의해 게이팅되는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 소오스는 접지단(GND)에 연결되며 상기 제2 출력 신호(PXBD0)에 의해 게이팅되는 제4 NMOS 트랜지스터로 구성되어있다.
웨이퍼 번인 스트레스 테스트시 번인 시간을 단축시키기 위하여 상기 제1 내지 제n 워드라인들(131∼139)을 동시에 활성화시킨다. 상기 제1 내지 제n 워드라인들(131∼139)을 동시에 활성화시키기 위해서는 상기 제어 신호(PXB0)와 상기 제1 내지 제n 워드라인 인에이블 신호들(NWE0∼NWEn)이 모두 액티브(active)되어야 한다. 즉, 상기 제어 신호(PXB0)는 논리 로우로 되고, 상기 워드라인 인에이블 신호들(NWE0∼NWEn)은 모두 논리 하이로 되어야한다. 상기 제어 신호(PXB0)가 논리 로우로 되면 PMOS 트랜지스터(113)는 턴온(turn-on)되고 NMOS 트랜지스터(116)는 턴오프(turn-off)된다. 그러면 PMOS 트랜지스터(113)의 드레인에 논리 하이 레벨의 제1 출력 신호(PXD0)가 나타난다. 상기 제1 출력 신호(PXD0)가 논리 하이이면 NMOS 트랜지스터(117)는 턴온되고 PMOS 트랜지스터(114)는 턴오프(turn-off)된다. 따라서 NMOS 트랜지스터(117)의 드레인에 논리 로우의 제2 출력 신호(PXBD0)가 나타난다.
제1 출력 신호(PXD0)가 논리 하이이고 제2 출력 신호(PXBD0)가 논리 로우인 상태에서 상기 제1 워드라인 인에이블 신호(NWE0)가 논리 하이로 액티브되면 제1 NMOS 트랜지스터(151)와 제3 NMOS 트랜지스터(153)는 턴온되고 제4 NMOS 트랜지스터(154)는 턴오프된다. 여기서, 제2 NMOS 트랜지스터(152)는 항상 턴온 상태이다. 제3 NMOS 트랜지스터(153)는 턴온되고 제4 NMOS 트랜지스터(154)는 턴오프되면 상기 논리 하이의 제1 출력 신호(PXD0)는 상기 제1 워드라인(131)으로 전달되어 상기 제1 워드라인(131)은 논리 하이로 활성화된다. 제1 서브워드라인 드라이버(121)와 마찬가지 동작으로 제2 내지 제n 워드라인 인에이블 신호들(NWE1∼NWEn)이 액티브되면 제2 내지 제n 워드라인들(132∼139)로 활성화된다.
그런데 도 1에서와 같이 워드라인들(131∼139)이 동시에 활성화되면 상기 제1 출력 신호(PXD0)의 구동 능력이 떨어지게 되고, 그로 인하여 제1 출력 신호(PXD0)는 완전한 논리 하이를 유지하지 못하게 된다. 상기 제1 출력 신호(PXD0)가 완전한 논리 하이 상태를 유지하지 못하게 되면 PMOS 트랜지스터(114)가 완전히 턴오프되지 않고 약간 턴온 상태로 된다. PMOS 트랜지스터(114)가 약간 턴온 상태로 되면 상기 제2 출력 신호(PXBD0)도 완전한 논리 로우로 되지 않는다. 이와 같이 서로 반대의 위상을 가져야하는 제1 출력 신호(PXD0)와 제2 출력 신호(PXBD0)가 서로 비슷한 전압 레벨을 가지게 된다. 따라서 상기 번인 전원 전압 발생기(101)로부터 제3 NMOS 트랜지스터(153)와 제4 NMOS 트랜지스터(154)를 통하여 접지단(GND)으로 전류 통로가 형성된다. 때문에 제1 내지 제n 워드라인들(131∼139)은 활성화되지 못하거나 활성화되더라도 완전히 활성화되지 못하게 되므로 상기 제1 내지 제n 워드라인들(131∼139)에 연결되는 메모리 셀들(도시안됨)에 원하는 만큼의 번인 스트레스를 인가해주지 못한다.
따라서 본 발명이 이루고자하는 기술적 과제는 워드라인들이 동시에 활성화될 경우 상기 워드라인들을 완전히 활성화시킬 수 있는 워드라인 제어 회로를 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 번인 전원 전압 발생기, 제어부, 워드라인들, 서브워드라인 드라이버들 및 번인 전원 전압 강하부를 구비하는 반도체 메모리 장치의 워드라인 제어 회로를 제공한다.
상기 번인 전원 전압 발생부는 번인 스트레스 테스트에 필요한 번인 전원 전압(VCCA)을 발생한다.
상기 제어부는 상기 번인 전원 전압 발생기에 연결되고 제어 신호에 응답하여 논리 로우 또는 하이 레벨의 제1 및 제2 출력 신호들을 발생한다.
상기 서브워드라인 드라이버들은 상기 제1 및 제2 출력 신호들이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블 신호들에 각각 응답하여 상기 제1 내지 제n 워드라인들을 활성화 또는 비활성화시킨다.
상기 번인 전원 전압 강하부는 상기 번인 전원 전압 발생기의 출력단에 연결되고, 번인 인에이블 신호를 입력하며, 번인 모드(burn-in mode)시 상기 번인 인에이블 신호가 액티브되면 상기 번인 전원 전압을 접지 레벨로 강하시키고, 상기 번인 인에이블 신호가 인액티브(inactive)일 경우에는 상기 번인 전원 전압에 아무 영향을 주지 않는다.
바람직하기는, 상기 번인 전원 전압 강하부는 상기 번인 인에이블 신호에 제어 전극이 연결되고 상기 번인 전원 전압 발생기의 출력단에 제1 전극이 연결되며 접지단(GND)에 제2 전극이 연결되어서 상기 번인 인에이블 신호가 논리 하이이면 활성화되어 상기 번인 전원 전압의 전압 레벨을 강하시키는 트랜지스터이고, 상기 트랜지스터는 상기 번인 인에이블 신호에 게이트가 연결되고 상기 번인 전원 전압 발생기의 출력단에 드레인이 연결되며 접지단(GND)에 소오스가 연결되는 NMOS 트랜지스터이다.
바람직하기는 또, 상기 제어부는 전원 전압이 소오스에 인가되고 상기 제어 신호가 게이트에 인가되는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 접지단(GND)에 소오스가 연결되고 드레인으로부터 제1 출력 신호가 발생하는 NMOS 트랜지스터와, 상기 전원 전압이 소오스에 인가되고 상기 PMOS 트랜지스터의 드레인에 게이트가 연결되는 다른 PMOS 트랜지스터, 및 상기 다른 PMOS 트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단(GND)에 소오스가 연결되며 드레인으로부터 제2 출력 신호가 발생하는 다른 NMOS 트랜지스터를 구비한다.
바람직하기는 또한, 상기 제1 서브워드라인 드라이버는 상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 제1 워드라인에 소오스가 연결되며 상기 제1 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터와, 상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 전원 전압에 의해 게이팅되는 제2 NMOS 트랜지스터와, 상기 제1 출력 신호가 드레인에 인가되고 상기 제1 워드라인에 소오스가 연결되며 상기 제2 NMOS 트랜지스터의 소오스에 발생하는 전압에 의해 게이팅되는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 소오스는 접지단(GND)에 연결되며 상기 제2 출력 신호에 의해 게이팅되는 제4 NMOS 트랜지스터를 구비한다.
상기 본 발명의 워드라인 제어 회로에 의하여 워드라인들이 동시에 활성화될 경우 상기 워드라인들은 완전히 활성화된다.
이하, 바람직한 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 워드라인 제어 회로도이다. 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 워드라인 제어 회로는 번인 전원 전압 발생기(201), 제어부(211), 부스팅 트랜지스터(281), 제1 내지 제n 워드라인들(231∼239), 제1 내지 제n 서브워드라인 드라이버들(221∼229) 및 번인 전원 전압 강하부(271)로 구성된다.
상기 번인 전원 전압 발생기(201)는 번인 스트레스 테스트에 필요한 번인 전원 전압(VCCA)을 발생한다.
상기 제어부(211)는 상기 번인 전원 전압 발생기(201)에 연결되고 제어 신호(PXB0)에 응답하여 로우 또는 하이 레벨의 제1 및 제2 출력 신호들(PXD0,PXBD0)을 발생한다. 상기 제어부(211)는 전원 전압(Vcc)이 소오스에 인가되고 상기 제어 신호(PXB0)가 게이트에 인가되는 PMOS 트랜지스터(213)와, 상기 PMOS 트랜지스터(213)의 드레인에 드레인이 연결되고 상기 제어 신호(PXB0)가 게이트에 인가되며 접지단(GND)에 소오스가 연결되고 드레인으로부터 제1 출력 신호(PXD0)가 발생하는 NMOS 트랜지스터(216)와, 상기 전원 전압(Vcc)이 소오스에 인가되고 상기 PMOS 트랜지스터(213)의 드레인에 게이트가 연결되는 다른 PMOS 트랜지스터(214), 및 상기 다른 PMOS 트랜지스터(214)의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단(GND)에 소오스가 연결되며 드레인으로부터 제2 출력 신호(PXBD0)가 발생하는 다른 NMOS 트랜지스터(217)를 구비한다.
상기 부스팅 트랜지스터(281)는 상기 제1 출력 신호(PXD0)가 드레인에 인가되고 전원 전압(Vcc)에 의해 게이팅된다. 상기 부스팅 트랜지스터(281)는 상기 제1 출력 신호(PXD0)를 부스팅하여 부스팅된 제1 출력 신호(PXDD0)를 발생한다.
상기 제1 내지 제n 서브워드라인 드라이버들(221∼229)은 상기 제1 및 제2 신호들(PXDD0,PXBD0)이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들(231∼239)에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블 신호들(NWE0∼NWEn)에 각각 응답하여 상기 제1 내지 제n 워드라인들(231∼239)을 활성화 또는 비활성화시킨다.
상기 제1 서브워드라인 드라이버(221)는 상기 제1 워드라인 인에이블 신호(NWE0)가 드레인에 인가되고 상기 제1 워드라인(231)에 소오스가 연결되며 상기 부스팅된 제1 출력 신호(PXDD0)에 의해 게이팅되는 제1 NMOS 트랜지스터(251)와, 상기 제1 워드라인 인에이블 신호(NWE0)가 드레인에 인가되고 상기 전원 전압(Vcc)에 의해 게이팅되는 제2 NMOS 트랜지스터(252)와, 상기 제1 출력 신호(PXD0)가 드레인에 인가되고 상기 제1 워드라인(231)에 소오스가 연결되며 상기 제2 NMOS 트랜지스터(252)의 소오스에 발생하는 전압에 의해 게이팅되는 제3 NMOS 트랜지스터(253), 및 상기 제3 NMOS 트랜지스터(253)의 소오스에 드레인이 연결되고 소오스는 접지단(GND)에 연결되며 상기 제2 출력 신호(PXBD0)에 의해 게이팅되는 제4 NMOS 트랜지스터(254)를 구비한다. 상기 제2 내지 제n 서브워드라인 드라이버들(222∼229)은 상기 제1 서브워드라인 드라이버(221)와 그 구조 및 동작이 동일하므로 중복 설명을 피하기 위해 생략한다.
상기 번인 전원 전압 강하부(271)는 상기 번인 전원 전압 발생기(201)의 출력단에 연결되고, 번인 모드시 액티브되는 번인 인에이블 신호(PWBE)가 액티브일 경우에는 상기 번인 전원 전압(VCCA)을 소정 레벨로 강하시키고, 상기 번인 인에이블 신호(PWBE)가 인액티브일 경우에는 상기 번인 전원 전압(VCCA)에 아무 영향을 주지 않는다. 상기 번인 전원 전압 강하부(271)는 상기 번인 인에이블 신호(PWBE)가 게이트에 인가되고 상기 번인 전원 전압 발생기(201)의 출력단에 드레인이 연결되며 접지단(GND)에 소오스가 연결되는 NMOS 트랜지스터로 구성한다.
상기 제1 내지 제n 워드라인들(231∼239)을 동시에 활성화시키기 위해서는 상기 제어 신호(PXB0)와 상기 제1 내지 제n 워드라인 인에이블 신호들(NWE0∼NWEn)이 모두 액티브되어야 한다. 즉, 상기 제어 신호(PXB0)는 논리 로우로 되고, 상기 워드라인 인에이블 신호들(NWE0∼NWEn)은 모두 논리 하이로 되어야한다. 상기 제어 신호(PXB0)가 논리 로우로 되면 PMOS 트랜지스터(213)는 턴온(turn-on)되고 NMOS 트랜지스터(216)는 턴오프(turn-off)된다. 그러면 PMOS 트랜지스터(213)의 드레인에 논리 하이 레벨의 제1 출력 신호들(PXD0,PXDD0)이 나타난다. 상기 제1 출력 신호들(PXD0,PXDD0)이 논리 하이이면 NMOS 트랜지스터(217)는 턴온되고 PMOS 트랜지스터(214)는 턴오프된다. 따라서 NMOS 트랜지스터(217)의 드레인에 논리 로우의 제2 출력 신호(PXBD0)가 나타난다.
상기 제1 출력 신호들(PXD0,PXDD0)이 논리 하이이고 제2 출력 신호(PXBD0)가 논리 로우인 상태에서 상기 제1 워드라인 인에이블 신호(NWE0)가 논리 하이로 액티브되면 제1 NMOS 트랜지스터(251)와 제3 NMOS 트랜지스터(253)는 턴온되고 제4 NMOS 트랜지스터(254)는 턴오프된다. 여기서, 제2 NMOS 트랜지스터(252)는 항상 턴온 상태이다. 제3 NMOS 트랜지스터(253)는 턴온되고 제4 NMOS 트랜지스터(254)는 턴오프되면 상기 논리 하이의 제1 출력 신호(PXD0)는 상기 제1 워드라인(231)으로 전달되어 상기 제1 워드라인(231)은 논리 하이로 활성화된다. 제1 서브워드라인 드라이버(221)와 마찬가지 동작으로 제2 내지 제n 워드라인 인에이블 신호들(NWE1∼NWEn)이 액티브되면 제2 내지 제n 워드라인들(232∼239)도 활성화된다.
여기서, 상기 제1 내지 제n 워드라인들(232∼239)이 동시에 활성화되면 상기 제1 출력 신호(PXD0)의 구동 능력이 떨어지게 되는데 이것을 방지하기 위하여 상기 번인 전원 전압 강하부(271)가 사용된다. 번인 스트레스 테스트시 상기 번인 인에이블 신호(PXBE)가 논리 하이로 액티브된다. 상기 번인 인에이블 신호(PXBE)가 액티브되면 상기 번인 전원 전압 강하부(271)가 활성화되므로 상기 번인 전원 전압 발생기(201)의 출력단으로부터 접지단(GND)으로 전류 통로가 형성된다. 따라서 번인 스트레스 테스트시 상기 번인 전원 전압(VCCA)은 소정 레벨로 강하된다. 상기 소정 레벨은 상기 번인 전원 전압 강하부(271)를 구성하는 NMOS 트랜지스터의 크기에 의해 결정된다. 상기 번인 전원 전압(VCCA)이 소정 레벨 강하된 상태에서 상기 제1 내지 제n 워드라인들(231∼239)이 동시에 활성화되더라도 상기 제2 출력 신호(PXBD0)는 완전한 로우 레벨로 떨어지게 되어 상기 제4 NMOS 트랜지스터(254)는 완전히 턴오프된다. 따라서 상기 제1 워드라인(231)은 완전히 활성화된다. 마찬가지로 상기 제2 내지 제n 워드라인들(232∼239)도 완전히 활성화된다. 상기 제1 내지 제n 워드라인들(231∼239)이 완전히 활성화됨으로써 상기 제1 내지 제n 워드라인들(231∼239)에 연결되는 메모리 셀들(도시안됨)에 인가되는 번인 스트레스는 커지게 된다. 따라서 원하는 레벨의 번인 스트레스가 상기 제1 내지 제n 워드라인들(231∼239)에 연결되는 메모리 셀들(도시안됨)에 인가되어 안정된 번인 스트레스 테스트가 수행된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면 웨이퍼 번인 스트레스 테스트시 워드라인들(231∼239)을 동시에 활성화되더라도 상기 워드라인들(231∼239)은 상기 번인 전원 전압 강하부(271)에 의해 완전히 활성화되므로 번인 스트레스 테스트는 안전하게 수행된다.
도 1은 종래의 반도체 메모리 장치의 워드라인 제어 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치의 워드라인 제어 회로도.

Claims (6)

  1. 번인 스트레스 테스트에 필요한 번인 전원 전압을 발생하는 번인 전원 전압 발생기;
    상기 번인 전원 전압 발생기에 연결되고 제어 신호에 응답하여 로우 또는 하이 레벨의 제1 및 제2 출력 신호들을 발생하는 제어부;
    제1 내지 제n 워드라인들;
    상기 제1 및 제2 출력 신호들이 각 입력단들에 모두 인가되고 상기 제1 내지 제n 워드라인들에 출력단들이 각각 하나씩 연결되며 제1 내지 제n 워드라인 인에이블 신호들에 각각 응답하여 상기 제1 내지 제n 워드라인들을 활성화 또는 비활성화시키는 제1 내지 제n 서브워드라인 드라이버들; 및
    상기 번인 전원 전압 발생기의 출력단에 연결되고, 번인 인에이블 신호를 입력하며, 번인 모드시 상기 번인 인에이블 신호가 액티브되면 상기 번인 전원 전압을 접지 레벨로 강하시키고, 상기 번인 인에이블 신호가 인액티브일 경우에는 상기 번인 전원 전압에 아무 영향을 주지 않는 번인 전원 전압 강하부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
  2. 제1항에 있어서, 상기 번인 전원 전압 강하부는 상기 번인 인에이블 신호에 제어 전극이 연결되고 상기 번인 전원 전압 발생기의 출력단에 제1 전극이 연결되며 접지단(GND)에 제2 전극이 연결되어서 상기 번인 인에이블 신호가 논리 하이이면 활성화되어 상기 번인 전원 전압의 전압 레벨을 강하시키는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
  3. 제2항에 있어서, 상기 트랜지스터는 상기 번인 인에이블 신호에 게이트가 연결되고 상기 번인 전원 전압 발생기의 출력단에 드레인이 연결되며 접지단(GND)에 소오스가 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
  4. 제1항에 있어서, 상기 제어부는
    전원 전압이 소오스에 인가되고 상기 제어 신호가 게이트에 인가되는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 접지단(GND)에 소오스가 연결되고 드레인으로부터 제1 출력 신호가 발생하는 NMOS 트랜지스터;
    상기 전원 전압이 소오스에 인가되고 상기 PMOS 트랜지스터의 드레인에 게이트가 연결되는 다른 PMOS 트랜지스터; 및
    상기 다른 PMOS 트랜지스터의 드레인과 게이트에 각각 드레인과 게이트가 연결되고 접지단(GND)에 소오스가 연결되며 드레인으로부터 제2 출력 신호가 발생하는 다른 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
  5. 제1항에 있어서, 상기 제1 서브워드라인 드라이버는
    상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 제1 워드라인에 소오스가 연결되며 상기 제1 출력 신호에 의해 게이팅되는 제1 NMOS 트랜지스터;
    상기 제1 워드라인 인에이블 신호가 드레인에 인가되고 상기 전원 전압에 의해 게이팅되는 제2 NMOS 트랜지스터;
    상기 제1 출력 신호가 드레인에 인가되고 상기 제1 워드라인에 소오스가 연결되며 상기 제2 NMOS 트랜지스터의 소오스에 발생하는 전압에 의해 게이팅되는 제3 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 소오스는 접지단(GND)에 연결되며 상기 제2 출력 신호에 의해 게이팅되는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
  6. 제1항에 있어서, 상기 제어부의 제1 출력단에 전원 전압에 의해 게이팅되는 NMOS 트랜지스터를 더 구비하여 상기 제1 출력 신호를 부스팅하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 제어 회로.
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