KR20040022090A - 서브워드라인 구동신호 발생회로 및 방법 - Google Patents

서브워드라인 구동신호 발생회로 및 방법 Download PDF

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Abstract

네가티브로 바이어스된 워드라인 구조에서 네가티브 전압변동을 감소시키고, 상기 네가티브 전압변동에 의하여 발생되는 노이즈를 감소시킬 수 있는 서브워드라인 구동신호 발생회로가 제공된다. 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로는 디코딩 신호를 수신하기 위한 입력단; 상기 서브워드라인 구동신호를 출력하기 위한 출력단; 및 상기 출력단에 접속되고, 상기 디코딩신호에 응답하여 상기 출력단을 제1전압으로 풀-다운하거나, 또는 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단을 제2전압으로 풀-다운하기 위한 풀-다운회로를 구비하며, 상기 출력단이 상기 제1전압으로 풀-다운된 때, 상기 제어신호는 활성화된다. 상기 제1전압은 상기 제2전압보다 높은 것이고, 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압이다.

Description

서브워드라인 구동신호 발생회로 및 방법{Subword line drive signal generation circuit and method using the same}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로 및 서브워드라인 구동신호 제공방법에 관한 것이다.
도 1은 종래의 DRAM 장치의 메모리 셀을 나타낸다. 상기 메모리 셀의 리프레쉬 시간은 두 개의 주요한 누설전류, 즉 접합 누설전류(junction leakage current; I1)와 서브-쓰레쉬홀드 전류(sub-threshold current; I2)에 의하여 감소된다. 접합 누설전류(I1)는 트랜지스터(M1)의 접합경계(junction boundary)의 결함들에 의하여 발생된다. 서브-쓰레쉬홀드 전류(I2)는 트랜지스터(M1)를 통하여 흐르는 서브-쓰레쉬홀드 전류(I2)에 의하여 발생되는 채널누설전류다.
접합 누설전류(I1)는 채널의 이온 농도를 감소시킴으로서 감소시킬 수 있으나, 이것은 서브-쓰레쉬홀드 전류(I2)를 증가시키는 원인이 된다. 유사하게 서브-쓰레쉬홀드 전류(I2)는 트랜지스터(M1)의 문턱전압을 증가시킴으로써 감소시킬 수 있으나, 이것은 접합 누설전류(I1)를 증가시키는 원인이 된다.
네가티브로 바이어스된 워드라인 구조는 접합 누설전류(I1)와 서브-쓰레쉬홀드 전류(I2)를 동시에 감소시키기 위하여 고안되었다. 네가티브 워드라인 구조를 적용하는 메모리장치는 선택되지 않은 메모리 셀들의 워드라인들로 네가티브 전압(VBB, 전형적으로 -0.4볼트 내지 -0.5볼트)을 공급한다.
그러나 네가티브로 바이어스된 워드라인 구조들은 여러 가지 문제점들을 발생한다. 첫째, 프리차지 작동을 하는 동안, 워드라인이 승압전압 또는 전원전압으로부터 네가티브 전압(VBB)으로 방전될 때 발생된 높은 방전전류를 처리하기 위한큰 용량의 네가티브 전압원을 필요로 한다. 이러한 방전전류들은 네가티브 전압 (VBB)의 변동을 일으키기 쉽다.
워드라인 제어회로를 작동시키기 위하여 요구되는 전류는 부가적인 네가티브 전압원을 요구한다. 즉, 네가티브 전압원은 메모리 장치에서 많은 면적을 차지하기 쉽다.
둘째, 종래의 네가티브로 바이어스된 워드라인 구조는 워드라인마다 하나의 네가티브 워드라인 드라이버가 필요하므로 전형적으로 칩 면적에서 불리한 복잡한 구조를 요구한다. 더욱이, 워드라인 드라이버 피치(pitch)에 네가티브 전압 변환기를 구현하기는 어렵다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 네가티브로 바이어스된 워드라인 구조에서 네가티브 전압의 변동을 감소시키고, 상기 네가티브 전압의 변동에 의하여 발생되는 노이즈를 감소시킬 수 있는 서브워드라인 구동신호 발생회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 DRAM 메모리장치의 메모리 셀을 나타낸다.
도 2는 종래의 서브-워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다.
도 3은 종래의 서브워드라인 구동신호 발생회로를 나타낸다.
도 4는 종래의 NMOS 형 서브 워드라인 드라이버를 나타낸다.
도 5는 종래의 CMOS 형 서브 워드라인 드라이버를 나타낸다.
도 6은 본 발명의 실시예에 따른 서브워드라인 구동신호 발생회로를 나타낸다.
도 7은 도 6에 도시된 서브워드라인 구동신호 발생회로의 타이밍도를 나타낸다.
상기 기술적 과제를 달성하기 위한 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로는 디코딩 신호를 수신하기 위한 입력단; 상기 서브워드라인 구동신호를 출력하기 위한 출력단; 및 상기 출력단에 접속되고, 상기 디코딩신호에 응답하여 상기 출력단을 제1전압으로 풀-다운하거나, 또는 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단을제2전압으로 풀-다운하기 위한 풀-다운회로를 구비하며, 상기 출력단이 상기 제1전압으로 풀-다운된 때, 상기 제어신호는 활성화된다.
상기 제1전압은 상기 제2전압보다 높고, 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압이다.
상기 풀-다운회로는 노드; 상기 출력단과 상기 노드에 접속되고, 상기 디코딩신호에 응답하여 상기 출력단과 상기 노드를 접속하기 위한 제1풀-다운회로; 상기 노드와 상기 제1전압사이에 접속되고, 상기 출력단의 신호에 응답하여 상기 노드를 상기 제1전압으로 풀-다운하기 위한 제2풀-다운회로; 및 상기 출력단과 상기 제2전압사이에 접속되고, 상기 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단을 상기 제2전압으로 풀-다운하기 위한 제3풀-다운회로를 구비한다.
또한, 본 발명에 따른 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로는 디코딩 신호를 수신하기 위한 입력단; 상기 서브워드라인 구동신호를 출력하기 위한 출력단; 상기 디코딩신호에 응답하여 상기 출력단과 제1전압사이에 형성되는 제1전류 패스; 및 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단과 제2전압사이에 형성되는 제2전류패스를 구비하며, 상기 출력단이 상기 제1전류패스에 의하여 상기 제1전압으로 풀-다운된 때, 상기 제2전류패스는 활성화된 상기 제어신호에 응답하여 형성된다.
그리고 본 발명에 따른 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로는 디코딩 신호를 수신하기 위한 입력단; 상기 서브워드라인 구동신호를 출력하기 위한 출력단; 상기 디코딩 신호를 수신하기 위한 제1인버터; 상기 디코딩 신호를 수신하기 위한 제2인버터; 상기 제1인버터의 출력신호에 응답하여 상기 출력단을 승압전압으로 풀-업하기 위한 풀-업회로; 상기 제1인버터의 출력신호 및 상기 출력단의 신호에 응답하여 상기 출력단을 제1전압으로 풀-다운하기 위한 제1풀-다운회로; 및 제어신호, 및 상기 제2인버터의 출력신호에 응답하여 상기 출력단을 제2전압으로 풀-다운하기 위한 제2풀-다운회로를 구비한다.
본 발명에 따른 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하는 방법은 디코딩 신호를 수신하는 단계; 및 상기 디코딩신호에 응답하여 상기 서브워드라인 구동신호를 제1전압으로 풀-다운하거나, 또는 제어신호 및 상기 디코딩신호에 응답하여 상기 서브워드라인 구동신호를 제2전압으로 풀-다운하는 단계를 구비하며, 상기 서브워드라인 구동신호가 상기 제1전압으로 풀-다운된 때, 상기 서브워드라인 구동신호는 활성화된 상기 제어신호에 응답하여 상기 제2전압으로 풀-다운된다. 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압이다.
본 발명에 따른 입력단과 출력단을 구비하는 서브 워드라인 구동신호 발생회로가 상기 출력단을 통하여 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하는 방법은 상기 입력단을 통하여 디코딩 신호를 수신하는 단계; 상기 디코딩신호에 응답하여 상기 출력단과 제1전압사이에 제1전류 패스를 형성하는 단계; 및 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단과 제2전압사이에 제2전류패스를 형성하는 단계를 구비하며, 상기 출력단이 상기 제1전류패스를 통하여 상기 제1전압으로 풀-다운된 때, 상기 제2전류패스는 활성화된 상기 제어신호에 응답하여 상기 출력단을 상기 제2전압으로 풀-다운한다. 상기 제1전압은 상기 제2전압보다 높은 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 종래의 서브-워드라인 드라이버 구조를 이용한 DRAM장치의 코어구조를 나타낸다. 도 2에 도시된 코어 구조는 메모리 셀 어레이들(ARRAY; 32), 감지증폭기 블락들(SAs), 서브 워드라인 블락들(SWDs), 로우 디코더(38) 및 컨졍션 영역(CONJUNCTION)을 구비한다. 컨졍션 영역(CONJUNCTION)은 워드라인에 승압전압을 공급하기 위한 전압발생회로들(30, 40; 이하 'PXID 발생회로'라 한다.)을 구비한다.
각각의 메모리 셀 어레이(ARRAY)내에는 개별 메모리 셀들(MC)과 서브-워드라인 드라이버(36)가 있다. 각각의 메모리 셀(MC)은 워드라인(WL)과 비트라인 (BL/BLB)의 교점에 위치하는 셀 트랜지스터와 셀 커패시터를 갖는다.
로우 디코더(38)는 상부 로우 어드레스들(2~8)을 수신하고, 디코딩하여 워드라인 인에이블 신호들(WEI<i>, i는 0 내지 n)중에서 하나의 워드라인 인에이블신호를 활성화시킨다. 활성화된 각 워드라인 인에이블 신호(WEI)는 승압전압(VPP)레벨을 갖는다.
디코딩신호 발생회로(42)는 하위 로우 어드레스들(0~1)을 수신하고, 디코딩하여 4개의 디코딩 신호들(PXI(j>, j는 0 내지 3)을 발생시킨다.
도 4는 종래의 NMOS 형 서브-워드라인 드라이버를 나타내고, 도 5는 종래의 CMOS 형 서브-워드라인 드라이버를 나타낸다. 여기서 PXIB는 디코딩 신호(PXI)와 서로 반대되는 위상을 갖는 신호이고, 활성화된 디코딩 신호(PXI)는 승압전압(VPP)레벨을 갖는다. WEIB는 워드라인 인에이블 신호(WEI)와 서로 반대되는 위상을 갖는 신호이다.
따라서 도 4 및 도 5의 서브-워드라인 드라이버는 디코딩 신호(PXI) 및 워드라인 인에이블 신호(WEI)에 응답하여 서브워드라인(WL)을 승압전압(VPP)레벨로 구동한다.
도 3은 종래의 서브-워드라인 구동신호 발생회로를 나타낸다. 도 3을 참조하면, 서브-워드라인 구동신호 발생회로(이하 'PXID 발생회로'라 한다.)는 다수개의 인버터들(310, 320, 330), 두 개의 트랜지스터들(350, 380) 및 지연회로(360, 370)를 구비한다.
전원전압(VCC)은 메모리 셀 어레이의 공급전압으로 하이(high)레벨을 갖는다. 트랜지스터(340)는 작은 채널 폭을 갖는다. 디코딩 신호(PXI)가 로우(low)에서 하이(high)로 천이하는 경우, 인버터(320)의 출력신호(PXID)는 승압전압(VPP)레벨을 갖는다. 이 경우 도 4 및 도 5의 서브워드라인(WL)도 활성화된 워드라인 인에이블 신호(WEI)에 응답하여 승압전압(VPP)레벨을 갖는다.
디코딩 신호(PXI)가 하이에서 로우로 천이하는 경우, 인버터(320)의 출력단은 큰 기생 커패시턴스를 가지므로, 인버터(320)의 출력신호(PXID)는 하이레벨로부터 천천히 로우레벨로 감소한다. 인버터(320)의 출력신호(PXID)가 트랜지스터(350)의 문턱전압(threshold voltage)보다 큰 경우, 인버터(320)의 출력단의 대부분의 전류는 트랜지스터(350)를 통하여 접지전원(VSS)으로 방전된다. 이때 트랜지스터 (380)에 의하여 인버터(320)의 출력단은 적은 전류를 네가티브 전압(VBB)쪽으로 방전한다.
트랜지스터(350)의 게이트에 접속된 지연회로(360)에 의하여, 인버터(320)의 출력전압(PXID)이 거의 0이 될 때까지 인버터(320)의 출력단의 전류는 트랜지스터 (350)를 통하여 접지전원(VSS)으로 방전된다. 트랜지스터(350)가 턴-오프된 후, 인버터(320)의 출력신호, 또는 도 4 및 도 5의 서브워드라인(WL)의 전압은 트랜지스터(380)를 통하여 네가티브 전원(VBB)레벨로 된다.
즉, 전원전압(VCC)이 낮을 경우, 트랜지스터(380)의 게이트와 소오스사이의 전압은 적으므로, 트랜지스터(380)에 흐르는 전류는 네가티브 전압(VBB)의 변동에 많은 영향을 주지 못한다.
그러나, 전원전압(VCC)이 높은 경우(예컨대, 테스트 모드), 트랜지스터(380)의 게이트와 소오스사이의 전압이 증가하면, 트랜지스터(380)를 흐르는 전류는 증가하므로, 네가티브 전압(VBB)의 변동은 증가한다. 따라서 네가티브 전압(VBB)의 변동에 의한 노이즈도 증가한다.
도 6은 본 발명의 실시예에 따른 서브-워드라인 구동신호 발생회로를 나타낸다.
도 6을 참조하면, 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호(PXID)를 제공하기 위한 서브-워드라인 구동신호 발생회로(30)는 입력단으로 입력되는 디코딩 신호(PXI)를 수신하기 위한 입력단, 서브워드라인 구동신호(PXID)를 출력하기 위한 출력단, 및 상기 출력단에 접속되고, 인버터(610)의 출력신호, 즉 디코딩신호(PXI)에 응답하여 상기 출력단을 제1전압(VSS)으로 풀-다운하거나, 또는 제어신호(PXID_CON)와 인버터(630)의 출력신호, 즉 디코딩신호(PXI)에 응답하여 상기 출력단을 제2전압(VBB)으로 풀-다운하기 위한 풀-다운회로(660 내지 670으로 구성됨)를 구비하며, 상기 출력단이 제1전압(VSS)으로 풀-다운된 때, 제어신호 (PXID_CON)는 활성화된다. 제1전압(VSS)은 접지전압이고, 제2전압(VBB)은 네가티브 전압이다. 따라서 제1전압(VSS)은 제2전압(VBB)보다 높다.
서브-워드라인 구동신호 발생회로(30)는 다수개의 인버터들(610, 620, 630), 다수개의 트랜지스터들(650, 660, 670)을 구비한다. 서브-워드라인 구동신호 발생회로는 지연회로(640)를 더 구비한다.
인버터(610)는 PMOS 트랜지스터(601)와 NMOS트랜지스터(603)를 구비한다. 디코딩신호(PXI)는 PMOS 트랜지스터(601)와 NMOS트랜지스터(603)의 게이트로 입력되고, PMOS 트랜지스터(601)는 승압전압(VPP)과 인버터(610)의 출력단사이에 접속되고, NMOS트랜지스터(603)는 인버터(610)의 출력단과 접지전압(VSS)사이에 접속된다. 인버터(610)는 디코딩신호(PXI)의 상태(예컨대 하이 또는 로우)에 따라 승압전압(VPP)과 접지잔압(VSS)사이를 스윙하는 출력신호를 인버터(620)로 출력한다.
인버터(620)는 PMOS 트랜지스터(605)와 NMOS트랜지스터(607)를 구비한다. 인버터(610)의 출력신호는 PMOS 트랜지스터(605)와 NMOS트랜지스터(607)의 게이트로 입력되고, PMOS 트랜지스터(605)는 승압전압(VPP)과 인버터(620)의 출력단사이에 접속되고, NMOS트랜지스터(607)는 인버터(620)의 출력단과 노드(655)사이에 접속된다. NMOS트랜지스터(607)는 승압전압(VPP)레벨을 갖는 인버터(610)의 출력신호에 응답하여 인버터(620)의 출력단과 노드(655)를 접속시킨다.
인버터(620)는 인버터(610)의 출력신호의 상태에 따라 승압전압(VPP)과 접지전압(VSS)사이를 스윙하는 출력신호(PXID)를 출력한다. 즉, PMOS 트랜지스터(605)는 인버터(620)의 출력신호(PXID)를 승압전압(VPP)으로 풀-업시킨다. 인버터(620)의 출력신호(PXID)는 도 4 또는 도5에 도시된 서브-워드라인 드라이버를 구동하기 위한 구동신호이다.
인버터(630)는 디코딩신호(PXI)를 수신하고, 디코딩신호(PXI)의 상태에 따라 전원전압(VCC)과 네가티브 전압(VBB)사이를 스윙하는 출력신호(PXIB)를 도 4 또는 도 5에 도시된 서브-워드라인 드라이버로 출력한다. 인버터(630)의 출력신호(PXIB)는 서브-워드라인 드라이버를 구동하기 위한 구동신호이다.
지연회로(640)는 인버터(620)의 출력단과 트랜지스터(650)의 게이트사이에 접속된다. 트랜지스터(650)는 노드(655)와 접지전압(VSS)사이에 접속된다. 트랜지스터(650)는 인버터(620)의 출력신호(PXID)에 응답하여 노드(655)를 접지전압(VSS)으로 풀-다운시킨다.
각 트랜지스터(607, 650)는 인버터(610)의 출력신호와 인버터(620)의 출력신호, 즉 디코딩신호(PXI)에 응답하여 인버터(620)의 출력단과 접지전압(VSS)사이에 제1전류패스를 형성한다.
트랜지스터(660)는 인버터(620)의 출력단과 노드(665)사이에 접속되고, 제어신호(PXID_CON)는 트랜지스터(660)의 게이트로 입력된다. 트랜지스터(670)는 노드(665)와 네가티브 전압(VBB)사이에 접속되고, 트랜지스터(670)의 게이트는 인버터(630)의 출력단에 접속된다. NMOS 트랜지스터들(660, 670)은 제어신호 (PXID_CON) 및 디코딩신호(PXI)에 응답하여 인버터(620)의 출력단을 네가티브 전압(VBB)으로 풀-다운시킨다.
즉, NMOS 트랜지스터들(660, 670)은 제어신호(PXID_CON) 및 디코딩신호(PXI)에 응답하여 인버터(620)의 출력단과 네가티브 전압(VBB)사이에 제2전류패스를 형성한다. 상기 제2전류패스는 상기 제1전류패스에 의하여 인버터(620)의 출력신호 (PXID)가 접지전압(VSS)레벨로 풀-다운된 때 활성화된 제어신호(PXID_CON)에 응답하여 형성된다.
본 발명에 따른 서버-워드라인 구동신호 발생회로의 인버터(620)의 출력단은 NMOS트랜지스터(650)의 게이트와 직접 접속될 수 있다. 이 경우 인버터(620)의 출력단과 NMOS트랜지스터(650)의 게이트를 전기적으로 접속하는 메탈라인은 지연회로 (640)의 기능, 즉 인버터(620)의 출력신호(PXID)를 소정 시간 지연시키는 기능을 수행한다.
도 7은 도 6에 도시된 서브-워드라인 구동신호 발생회로의 타이밍도를 나타낸다. 도 4, 도 6 및 도 7을 참조하여 PXID 발생회로의 동작이 상세히 설명된다.
디코딩신호(PXI)가 로우(VBB)에서 하이(VPP)로 천이하는 경우, 인버터들 (610, 620)에 의하여 서브워드라인 구동신호(PXID)는 로우에서 하이로 천이한다. 따라서 도 4 또는 도 5의 서브-워드라인 드라이버의 서브워드라인(WL)은 활성화된 워드라인 인에이블신호(WEI) 및 비활성화된 PXIB에 응답하여 승압전압(VPP)레벨로 풀-업된다.
디코딩 신호(PXI)가 하이(VPP)에서 로우(VBB)로 천이하는 경우, 제어신호 (PXID_CON)는 로우이므로, 트랜지스터(660)는 오프된다. 따라서 트랜지스터(670)로 흐르는 전류는 없다. 인버터(620)의 출력단의 전류는 트랜지스터(650)만을 통하여 접지전원(VSS)으로 흐른다. 인버터(620)의 출력단의 기생 커패시턴스는 상당히 크므로, 인버터(620)의 출력단, 즉 서브워드 라인 구동신호의 전압은 천천히 감소한다.
제어신호(PXID_CON)는 디코딩 신호(PXI)가 활성화되기 전에 비활성화되고, 디코딩 신호(PXI)가 비활성화된 후 활성화되는 것이 바람직하다.
지연회로(640)에 의하여 또는 메탈라인에 의하여, 트랜지스터(650)는 인버터 (620)의 출력신호(PXID)의 전압레벨이 거의 접지전압(VSS)으로 될 때까지 턴-온 상태를 유지할 수 있으므로, 인버터(620)의 출력단의 전류 또는 서브워드라인(WL)의 전류는 트랜지스터(650)를 통하여 접지전압(VSS)으로 방전된다.
트랜지스터(650)가 거의 접지전압(VSS)레벨을 갖는 서브워드라인 구동신호(PXID)에 응답하여 턴-온프(turn-off)될 때, 제어신호(PXID_CON)가 활성화되면, 트랜지스터(660)는 턴-온된다. 따라서 서브워드라인 구동신호(PXID)는 트랜지스터들(660, 670)을 통하여 네가티브 전압(VBB)레벨로 되므로, 도 4 및 도5의 서브워드라인(WL)은 네가티브 전압(VBB)으로 된다.
따라서 본 발명에 따른 PXID 발생회로의 트랜지스터(660)는 제어신호 (PXID_CON)에 의하여 트랜지스터(670)의 턴-온에 무관하게 오프된다. 따라서 전원전압(VCC)이 소정의 기준보다 높은 경우, 즉 트랜지스터(670)의 게이트와 소오스사이의 전압이 증가하더라도 트랜지스터(670)에 흐르는 전류는 증가하지 않고, 네가티브 전원(VBB)에 의한 노이즈도 발생되지 않는다.
그리고, 트랜지스터(670)로 흐르는 전류는 항상 접지전압(VSS)에서 네가티브 전압(VBB)만큼의 전압차이에 해당하는 전류만 흐르므로, 트랜지스터(670)는 전원전압(VCC)에 무관하게 일정한 전류만 소모한다. 따라서 네가티브 전압(VBB)의 변동에 의한 노이즈는 상당히 감소된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 서브워드라인 구동신호 발생회로는 네가티브로 바이어스된 워드라인 구조에서 네가티브 전압의 변동을 감소시키고, 상기 네가티브 전압의 변동에 의하여 발생되는 노이즈를 감소시키는 효과가 있다.
또한, 네가티브 전압이 안정화되면, 메모리 셀의 누설전류와 서브-쓰레쉬홀드 전류가 감소하므로, 메모리 셀의 리프레쉬 특성이 개선되는 효과가 있다.

Claims (11)

  1. 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로에 있어서,
    디코딩 신호를 수신하기 위한 입력단;
    상기 서브워드라인 구동신호를 출력하기 위한 출력단; 및
    상기 출력단에 접속되고, 상기 디코딩신호에 응답하여 상기 출력단을 제1전압으로 풀-다운하거나, 또는 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단을 제2전압으로 풀-다운하기 위한 풀-다운회로를 구비하며,
    상기 출력단이 상기 제1전압으로 풀-다운된 때, 상기 제어신호는 활성화되는 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  2. 제1항에 있어서, 상기 제1전압은 상기 제2전압보다 높은 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  3. 제1항에 있어서, 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압인 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  4. 제1항에 있어서, 상기 풀-다운회로는,
    노드;
    상기 출력단과 상기 노드에 접속되고, 상기 디코딩신호에 응답하여 상기 출력단과 상기 노드를 접속하기 위한 제1풀-다운회로;
    상기 노드와 상기 제1전압사이에 접속되고, 상기 출력단의 신호에 응답하여 상기 노드를 상기 제1전압으로 풀-다운하기 위한 제2풀-다운회로; 및
    상기 출력단과 상기 제2전압사이에 접속되고, 상기 제어신호 및 상기 디코딩신호에 응답하여 상기 출력단을 상기 제2전압으로 풀-다운하기 위한 제3풀-다운회로를 구비하는 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  5. 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로에 있어서,
    디코딩 신호를 수신하기 위한 입력단;
    상기 서브워드라인 구동신호를 출력하기 위한 출력단;
    상기 디코딩신호에 응답하여 상기 출력단과 제1전압사이에 형성되는 제1전류 패스; 및
    제어신호 및 상기 디코딩신호에 응답하여 상기 출력단과 제2전압사이에 형성되는 제2전류패스를 구비하며,
    상기 출력단이 상기 제1전류패스에 의하여 상기 제1전압으로 풀-다운된 때, 상기 제2전류패스는 활성화된 상기 제어신호에 응답하여 형성되는 것을 특징으로하는 서브워드라인 구동신호 발생회로.
  6. 제5항에 있어서, 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압인 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  7. 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하기 위한 서브워드라인 구동신호 발생회로에 있어서,
    디코딩 신호를 수신하기 위한 입력단;
    상기 서브워드라인 구동신호를 출력하기 위한 출력단;
    상기 디코딩 신호를 수신하기 위한 제1인버터;
    상기 디코딩 신호를 수신하기 위한 제2인버터;
    상기 제1인버터의 출력신호에 응답하여 상기 출력단을 승압전압으로 풀-업하기 위한 풀-업회로;
    상기 제1인버터의 출력신호 및 상기 출력단의 신호에 응답하여 상기 출력단을 제1전압으로 풀-다운하기 위한 제1풀-다운회로; 및
    제어신호, 상기 제2인버터의 출력신호에 응답하여 상기 출력단을 제2전압으로 풀-다운하기 위한 제2풀-다운회로를 구비하는 것을 특징으로 하는 서브워드라인 구동신호 발생회로.
  8. 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하는 방법에 있어서,
    디코딩 신호를 수신하는 단계; 및
    상기 디코딩신호에 응답하여 상기 서브워드라인 구동신호를 제1전압으로 풀-다운하거나, 또는 제어신호 및 상기 디코딩신호에 응답하여 상기 서브워드라인 구동신호를 제2전압으로 풀-다운하는 단계를 구비하며,
    상기 서브워드라인 구동신호가 상기 제1전압으로 풀-다운된 때, 상기 서브워드라인 구동신호는 활성화된 상기 제어신호에 응답하여 상기 제2전압으로 풀-다운되는 것을 특징으로 하는 서브워드라인 구동신호 제공 방법.
  9. 제8항에 있어서, 상기 제1전압은 접지전압이고, 상기 제2전압은 네가티브 전압인 것을 특징으로 하는 서브워드라인 구동신호 제공방법.
  10. 입력단과 출력단을 구비하는 서브 워드라인 구동신호 발생회로가 상기 출력단을 통하여 대응되는 서브 워드라인 구동회로로 서브워드라인 구동신호를 제공하는 방법에 있어서,
    상기 입력단을 통하여 디코딩 신호를 수신하는 단계;
    상기 디코딩신호에 응답하여 상기 출력단과 제1전압사이에 제1전류 패스를 형성하는 단계; 및
    제어신호 및 상기 디코딩신호에 응답하여 상기 출력단과 제2전압사이에 제2전류패스를 형성하는 단계를 구비하며,
    상기 출력단이 상기 제1전류패스를 통하여 상기 제1전압으로 풀-다운된 때, 상기 제2전류패스는 활성화된 상기 제어신호에 응답하여 상기 출력단을 상기 제2전압으로 풀-다운하는 것을 특징으로 하는 서브워드라인 구동신호 제공방법.
  11. 제10항에 있어서, 상기 제1전압은 상기 제2전압보다 높은 것을 특징으로 하는 서브워드라인 구동신호 제공방법.
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