KR100307286B1 - 반도체 메모리 장치의 계층적 워드 라인 구조 - Google Patents

반도체 메모리 장치의 계층적 워드 라인 구조 Download PDF

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Abstract

다이내믹 랜덤 액세스 메모리 장치는 서브 워드 라인을 승압 전압 레벨로 구동하기 위한 서브 워드 라인 드라이버들을 포함한다. 각 서브 워드 라인 드라이버는 메인 워드 디코드 신호 및 서브 워드 디코드 신호에 응답하여 대응하는 서브 워드 라인을 구동하기 위한 서브 워드 드라이브 신호를 발생한다. 서브 워드 라인 드라이버들 각각은 서로 다른 드레솔드 전압을 갖는 N-채널 MOS 풀-업 트랜지스터 및 N-채널 MOS 프리차지 트랜지스터를 포함한다. 상기 풀-업 트랜지스터의 전류 통로는 상기 서브 워드 디코드 신호와 대응하는 서브 워드 라인 사이에 형성된다. 상기 프리차지 트랜지스터는 상기 메인 워드 라인과 상기 풀-업 트랜지스터의 제어 전극 사이에 연결된 전류 통로를 갖는다. 상기 프리차지 트랜지스터의 제어 전극은 상기 승압 전압과 연결된다. 상기 승압 전압은 상기 풀-업 트랜지스터의 드레솔드 전압의 두 배만큼 상기 전원 전압보다 높다. 상기 프리차지 트랜지스터의 드레솔드 전압은 상기 풀-업 트랜지스터의 그것보다 낮다.

Description

반도체 메모리 장치의 계층적 워드 라인 구조{AN INTEGRATED CIRCUIT MEMORY DEVICE WITH HIERARCHICAL WORD LINE STRUCTURE}
본 발명은 메모리 장치 집적 회로에 관한 것으로, 좀 더 구체적으로는 메인 워드 라인과 서브 워드 라인들을 포함하는 계층적 워드 라인 구조를 갖는 메모리장치 집적 회로에 관한 것이다.
메인 워드 라인들과 서브 워드 라인들을 갖는 계층적 워드 라인 구조는 256 메가바이트(MB)이상의 고용량을 갖는 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하 'DRAM'이라 칭함) 장치에 필수적으로 채택되고 있다. 메인 워드 라인들과 서브 워드 라인들은 독립적으로 구동됨에 따라 전력 소비를 줄일 수 있다. 또한, 메인 워드 라인들의 피치(pitch)는 정교하지 않아도 되므로, 이는 고집적 장치의 제조에 매우 유용하다. 이러한 워드 라인 구조는 미국 특허 공보 제 5,416,748호, 제 5,596,542 호, 제 5,764,585호, 및 5,781,498 호에 개시되어 있고, 본 발명은 상기 개시된 특허 공보의 내용을 참조한다.
DRAM 장치는 온도와 노이즈(noise) 간섭의 변화에 무관한 일정한 전원 전압 즉, 양의 전압(Vcc)과 기준 접지 전압(Vss)을 요구한다. 일반적으로 메모리 장치 내부의 전압(Vcc)은 내부 전원 전압 발생기에 의해서 발생된다. 상기 전원 전압(Vcc)은 내부 전압(IVC)으로 불리운다. 내부 전압(IVC)은 단일 DC 레벨(예를 들면, 5V, 3.3V, 2.8V, 또는 2V)을 갖는다.
DRAM 장치 내부의 몇몇 회로 소자들은 내부 전압(IVC) 레벨보다 높은 승압 전압(VBST)을 필요로 한다. 예컨대, 워드 라인 드라이버는 메모리 셀 트랜지스터의 게이트로 승압 전압을 공급해야만 한다.
도 1은 계층적 워드 라인 구조를 갖는 종래의 DRAM 장치를 보여주고 있다. 상기 DRAM 장치는 4 개의 서브 워드 라인과 4 개의 비트 라인들이 셀 어레이의 단위 피치를 구성하는 전형적인 '쿼터 피치(quarter pitch)' 레이 아웃을 갖는다. 메인 워드 라인(MWL)은 메모리 셀들(10)의 어레이와 연결된 4 개의 서브 워드 라인들(SWL1~SWL4)에 대응한다. 메인 워드 라인(이하 'MWL'이라 칭함) 디코더(20)는 일군의 열 어드레스(A3~An)에 응답하여 승압 전압(VBST)과 메인 워드 디코드 신호(MD)를 발생하는데 사용된다. 상기 메인 워드 디코드 신호(MD)는 접지 전압(Vss)과 승압 전압(VBST) 사이를 스윙(swing)한다. 서브 워드 라인(SWL) 프리디코더(predecoder; 30)는 타군의 어드레스들(A1, A2)에 응답하여 4 개의 서브 워드 디코드 신호들(PX1~PX4)을 발생한다. 대기(stand-by) 상태인 동안, 모든 서브 워드 디코드 신호들(PX1~PX4)은 접지 전압(Vss) 레벨(즉, 논리 로우 레벨)을 유지하고, 활성화 상태에서는 서브 워드 디코드 신호들(PX1~PX4) 가운데 하나만이 승압 전압(VBST)레벨(즉, 논리 하이 레벨)로 된다.
4 개의 SWL 디코더들(40-1 ~ 40-4)은 각각 서브 워드 디코드 신호들(PX1~PX4)에 대응하고, 각각은 내부 전원 전압(IVC)과 승압 전압(VBST)을 공급받는다. 각 SWL 디코더들(40-1 ~ 40-4)은 서브 워드 디코드 신호들(PX1~PX4) 가운데 대응하는 하나의 신호에 응답하여 두 개의 서브 워드 디코드 신호들(WDi, WDiB)을 발생한다. 대기 상대 동안 모든 서브 디코드 신호들(WD1, WD2, WD3, 및 WD4)은 접지 전압(Vss) 레벨을 유지하고, 활성화 상태 동안 서브 디코드 신호들(WD1, WD2, WD3, 및 WD4) 가운데 하나의 신호만이 승압 전압(VBST) 레벨로 천이된다. 대기 상태동안 모든 서브 디코드 신호들(WD1B, WD2B, WD3B, 및 WD4B)은 내부 전압(IVC) 레벨을 유지하고, 활성화 상태에서 접지 전압(Vss) 레벨로 천이된다.
4 개의 SWL 드라이버들(50-1 ~ 50-4)은 서브 워드 라인들(40-1 ~ 40-4)에 각각 대응한다. 각 SWL 드라이버(50i)는 세 개의 N-채널 MOS 트랜지스터들(Mi1, Mi2, 및 Mi3, 여기서, i=1, 2, 3, 및 4)로 구성된다. 각 SWL 드라이버(50i)는 메인 워드 디코드 신호(MD)와 대응하는 서브 워드 라인 디코드 신호들(WDi, WDiB)에 응답하여 서브 워드 드라이브 신호(SDi)를 발생하고, 상기 서브 워드 드라이브 신호(SDi)를 대응하는 서브 워드 라인(SWLi)으로 제공한다. 잘 알려진 바와 같이, 노이즈 마진을 증가시키고 셀 액세스 트랜지스터의 드레솔드 손실을 제거하기 위해 서브 워드 라인들은 Vcc + VT(여기서, VT는 MOS 트랜지스터의 드레솔든 전압) 이상으로 승압된다.
활성화 상태 동안, 상기 메인 워드 라인(MWL)은 MWL 디코더(20)에 의해 승압 전압(VBST)으로 구동되어 각 SWL 드라이버(50-i) 내의 노드(Ni)를 VBST- VT(여기서, VT는 각 트랜지스터의 드레솔드 전압)로 상승시킨다. 그리고 나서, 선택된 SWL 디코더(40-i)의 서브 디코드 신호들(WDi, WDiB)이 각각 승압 전압(VBST)과 접지 전압(Vss) 레벨로 변화될 때, 열 어드레스들(A1, A2)에 따라, 상기 노드(Ni)는 풀-업 트랜지스터(Mi1)의 게이트-드레인 커패시턴스에 따라 승압되고 그 결과, 상기 트랜지스터(Mi2)는 턴 오프되어 메인 워드 라인(MWL)과 노드(Ni)는 격리(isolation)된다. 이러한 셀프-부스팅 효과(self-boosting effect)는 대응하는 서브 워드 라인(SWLI)이 서브 디코드 신호(WDi)의 완전한 고전압 레벨(즉, 승압 전압(VBST) 레벨)로 구동될 때 인에이블된다. 상기 풀-다운 트랜지스터(Mi3)는 메인 워드 라인(MWL)과 서브 디코드 신호(WDiB)가 각각 접지 전압(Vss)과 내부 전압(IVC) 레벨을 유지하는 동안 대응하는 서브 워드 라인(SWLi)을 디스차지하는 전류 싱커(sinker)로 동작한다.
게이트 산화막은 MOS 트랜지스터의 중요한 엘리먼트이다. 상기 산화막을 가로질러 강한 전기장이 형성되는 동안 게이트 쇼트에 의해 얇은 절연막은 파괴(break down)될 수 있다. 일반적으로, 산화막 파괴는 양의 전하 증가에 의해 유발된다고 믿어지고 있다.
상술한 바와 같이, 계층적 워드 라인 배열을 갖는 종래의 DRAM은 메인 워드 라인 디코더(20)와 서브 워드 라인 드라이버들(50-1 ~ 50-4)로 승압 전압(VBST) 또는 그 이상의 전압이 공급되므로, MOS 트랜지스터 내의 게이트 산화막이 낮은 신뢰성을 가질 확률이 매우 높다.
상술한 문제를 해결하기 위해, 내부 전원 전압(IVC)을 사용하는 MWL 디코더와 SWL 디코더는 도 2와 같이 제안되었다. 도 2에 도시된 종래의 DRAM 장치는 MWL 디코더(20a)와 SWL 드라이버들(50a-1 ~ 50a-4)이 내부 전원 전압(IVC)을 공급받는 것을 제외하고는 도 1에 도시된 배열과 동일하다. 도 2에서, 도 1에 도시된 구성요소와 동일한 구성 요소는 동일한 참조 번호를 병기하였고, 중복되는 설명은 생략한다.
도 2의 구조는 게이트 산화막의 신뢰성을 향상시키기 위한 것이나, 또 다른 문제는 메모리 장치가 낮은 전원 전압(예를 들면, 2V 또는 그 이하)을 추구한다는 것이다. 이 문제는 이하 설명된다.
다시 도 2를 참조하면, 활성화 상태 동안, 상기 메인 워드 라인(MWL)은 MWL 디코더(20a)에 의해 내부 전압(IVC) 레벨로 구동되어 각 SWL 드라이버(50a-i) 내의 상기 노드(Ni)는 IVC - VT로 상승한다. 다음, 선택된 SWL 디코더(40-i)의 서브 디코드 신호들(WDi, WDiB)이 각각 승압 전압(VBST)과 접지 전압(Vss) 레벨로 변화될 때, 상기 노드(Ni)는 셀프 부스팅 효과에 의해 최종적으로 IVC - VT+ VBST= 2IVC + VT레벨로 승압된다.
예를 들어, 내부 전압(IVC)과 승압 전압(VBST)을 각각 3V와 0.6V로 가정하면, 상기 노드(Ni)는 6.6(= 2 * 3 + 0.6)V로 승압될 것이고, 그에 따라 상기 풀-업 트랜지스터(Mi1)는 대응하는 서브 워드 라인(SWLi)이 승압 전압(VBST) 레벨 즉, 4.2(= 3 + 2 * 0.6)V가 되도록 완전히 구동한다.
그러나, 만일 내부 전압(IVC)을 2V로 가정하면, 상기 노드(Ni)는 4.6V로 승압될 것이다. 이 전압은 대응하는 서브 워드 라인(SWLi)을 완전한 승압 전압(VBST) 레벨 즉, 3.2V로 구동시키는데 충분하지 않다. 왜냐하면, 프리차지(precharge) 시간이 지연되어 노이즈 마진이 감소되기 때문이다. 더욱이, 상기 낮은 전원 전압은 네거티브 효과(negative effect)와 같이 매우 심각한 상황을 유발한다. 결론적으로, 도 2에 도시된 워드 라인 구동 구조는 저전압 동작을 제한한다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 완전한 전원 전압 레벨로 메모리 셀로부터/로 독출/재기입하는데 충분하도록 워드 라인을 승압할 수 있는 계층적 워드 라인 구조를 갖는 저전압 DRAM 장치를 제공하는데 있다.
도 1은 종래의 DRAM 장치의 회로도;
도 2는 종래의 다른 DRAM 장치의 회로도;
도 3은 본 발명의 바람직한 실시예에 따른 DRAM 장치의 회로도;
도 4는 도 3에 도시된 SWL 디코더들 각각의 상세 회로도; 그리고
도 5는 서로 다른 드레솔드 전압을 갖는 프리차지 트랜지스터들의 채널 폭에 대한 서브 워드 라인 승압 전압 레벨을 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 메모리 셀 어레이 200 : MWL 디코더
300 : SWL 프리디코더 400-1 ~ 400-4 : SWL 디코더
500-1 ~ 500-4 : SWL 드라이버
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 다이내믹 랜덤 액세스 메모리 집적 회로 장치는: 메인 워드 라인 디코더, 서브 워드 라인 프리디코더, 복수 개의 서브 워드 라인 디코더들, 그리고 복수 개의 서브 워드 라인 드라이버들을 포함한다. 상기 메인 워드 라인 디코더는 일군의 열 어드레스에 응답하여 메인 워드 라인을 구동하기 위한 메인 워드 디코드 신호를 발생한다. 상기 메인 워드 라인은 메인 워드 디코더에 의해서 전원 전압(Vcc 또는 IVC) 보다 높은 승압 전압(VBST)으로 구동된다. 상기 서브 워드 라인 프리디코더는 타군의 열 어드레스에 응답하여 복수 개의 서브 워드 라인 프리디코드 신호들을 선택적으로 발생한다. 각 서브 워드 라인 디코더는 서브 워드 프리디코드 신호들 가운데 대응하는 하나의 신호에 응답하여 서브 워드 디코드 신호를 발생한다. 상기 서브 워드 디코드 신호는 활성화될 때 승압 전압(VBST)으로 변화된다. 각 서브 워드 라인 드라이버는 상기 메인 워드 디코드 신호와 서브 워드 디코드 신호에 응답하여대응하는 서브 워드 라인을 구동하기 위한 서브 워드 구동 신호를 발생한다. 각 서브 워드 라인 드라이버들은 각기 다른 드레솔드 전압을 갖는 N-채널 MOS 풀-업 트랜지스터와 N-채널 MOS 프리차지 트랜지스터를 포함한다. 상기 풀-업 트랜지스터의 전류 통로는 상기 서브 워드 디코드 신호와 대응하는 서브 워드 라인 사이에 연결된다. 상기 프리차지 트랜지스터는 메인 워드 라인과 풀-업 트랜지스터의 제어 전극 사이에 연결된 전류 통로를 갖는다. 상기 프리차지 트랜지스터의 제어 전극은 승압 전압(VBST)과 연결된다. 상기 승압 전압은 풀-업 트랜지스터의 드레솔드 전압에 의한 전원 전압보다 높다. 상기 프리차지 트랜지스터의 드레솔드 전압은 풀-업 트랜지스터의 그것보다 낮다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 5를 참조하여 상세히 설명한다. 첨부된 도면에서 잘 알려진 회로는 블럭도로 표시하였으나, 이는 본 발명을 불명료하게 하기 위함이 아니다.
도 3은 본 발명의 바람직한 실시예에 따른 DRAM 장치의 회로도이다. 도 3을 참조하면, 상기 DRAM 장치는 메인 워드 라인들과 서브 워드 라인들을 포함하는 계층적 워드 라인 구조를 갖고, 4 개의 서브 워드 라인들과 4 개의 비트 라인들이 셀 어레이의 단위 피치를 만드는 '쿼터 피치(quarter pitch)'를 갖는다. 메인 워드 라인(MWL)은 메모리 셀 어레이(100)와 연결된 네 개의 서브 워드 라인들(SWL1 ~ SWL4)에 대응한다. MWL 디코더(200)는 온-칩 승압 전원 전압(VBST)을 사용하고, 일군의 열 어드레스(A3 ~ An)에 응답하여 메인 워드 디코드 신호(MD)를 발생한다. 상기 메인 워드 디코드 신호(MD)는 접지 전압(Vss)과 승압 전압(VBST) 사이를 스윙(swing)한다. SWL 프리디코더(300)는 타군의 열 어드레스(A1, A2)에 응답하여 4 개의 서브 워드 프리디코드 신호들(PX1 ~ PX4)을 발생한다. 대기 상태(stand-by state) 동안, 모든 서브 워드 프리디코드 신호들(PX1 ~ PX4)은 접지 전압(Vss) 레벨(즉, 논리 로우 레벨)을 유지하고, 활성화 상태 동안에는 그것들 가운데 하나만이 승압 전압(VBST) 레벨(즉, 논리 하이 레벨)로 풀-업된다.
4 개의 SWL 디코더들(400-1 ~ 400-4)은 각각 서브 워드 프리디코드 신호들(PX1 ~ PX4)에 대응하고, 내부 전압(IVC)과 승압 전압(VBST)을 공급받는다. SWL 디코더들(400-1 ~ 400-4) 각각은 서브 워드 프리디코드 신호들(PX1 ~PX4)에 응답하여 3 개의 서브 워드 디코드 신호들(WDi, WDiD, WDiB; 여기서, i=1, 2, 3, 또는 4)을 발생한다.
상기 SWL 디코더들(400-1, 400-2, 400-3, 그리고 400-4) 각각의 상세 회로도가 도 4에 도시되어 있다. 각 SWL 디코더들(400-i)은 직렬로 연결된 두 개의 인버터들(I1, I2)과 직렬로 연결된 다른 인버터들(I3, I4)로 구성된다. 상기 두 개의 인버터들(I1, I2)은 다른 인버터들(I3, I4)이 전원 전압(IVC)을 공급받는 동안 승압 전압(VBST)을 공급받는다. 상기 인버터들(I1, I3)은 대응하는 서브 워드 프리디코드 신호(PXi)를 입력받는다. 서브 워드 디코드 신호(WDi)는 인버터(I2)로부터 출력된다. 나머지 서브 워드 디코드 신호들(WDiB, WDiD)은 인버터들(I3, I4)로부터 각각 출력된다. 상기 서브 워드 디코드 신호(WDi)는 제 2 전원 전압(Vss)과 승압 전압(VBST) 사이를 스윙하나, 상기 서브 워드 디코드 신호들(WDiD, WDiB)은 제 2 전원 전압(Vss)과 제 1 전원 전압(IVC) 사이를 스윙한다.
대기 상태동안, 모든 서브 디코드 신호들(WDi, WDiD, 및 WDiB)은 각각 Vss, Vss, 그리고 IVC 레벨을 유지한다. 활성화 상태동안, SWL 디코더들(400-1 ~ 400-4) 가운데 선택된 SWL 디코더의 서브 디코드 신호들(WDi, WDiD, 및 WDiB)은 각각 VBST, IVC, 그리고 Vss 레벨로 된다.
다시 도 3을 참조하면, 서브 워드 라인들(400-1 ~ 400-4; 또는 SWL 디코더들(SWL1 ~ SWL4)은 각각 4 개의 SWL 드라이버들(500-1 ~ 500-4)에 대응한다. 각 SWL 드라이버(500-i)는 4 개의 N-채널 MOS 트랜지스터들(Mi1, Mi2, Mi3, 및 Mi4; i=1,2,3, 또는 4)로 구성된다. 각 SWL 드라이버(500i)는 메인 워드 디코드 신호(MD)와 대응하는 서브 워드 디코드 신호들(WDi, WDiD, WDiB)에 응답하여 서브 워드 드라이브 신호(SDi)를 발생한다. 상기 서브 워드 드라이브 신호(SDi)는 대응하는 서브 워드 라인(SWLi)으로 제공된다. 각 서브-워드 라인 드라이버(500-i)는 4 개의 N-채널 MOS 트랜지스터들(Qi1 ~ Qi4; i=1,2,3, 또는 4)을 포함한다. 상기 제 1 트랜지스터(Qi1)는 상기 서브-워드 디코드 신호(WDi)와 대응하는 서브 워드 라인(SWLi) 사이에 연결된 소스-드레인 채널을 갖는다. 상기 제 2 트랜지스터(Qi2)는 메인 워드 라인(MWL)과 상기 제 1 트랜지스터(Qi1)의 게이트 사이에 연결된 소스-드레인 채널을 갖는다. 상기 제 2 트랜지스터(Qi2)의 게이트는상기 승압 전압(VBST)과 연결된다. 여기서, 상기 승압 전압(VBST)은 상기 제 1 트랜지스터의 드레솔드 전압의 두 배만큼 상기 전원 전압(IVC)보다 높다. 상기 제 3 트랜지스터(Qi3)의 소스-드레인 채널은 대응하는 서브 워드 라인(SWLi)과 접지 전압(Vss) 사이에 연결되고, 그것의 게이트는 서브 워드 디코드 신호(WDiB)와 연결된다. 상기 제 4 트랜지스터(Qi4)는 메인 워드 라인(MWL)과 대응하는 서브 워드 라인(SWLi) 사이에 연결된 소스-드레인 채널과 상기 서브 워드 디코드 신호(WDiD)와 연결된 게이트를 갖는다. 상기 제 3 및 제 4 트랜지스터들(Qi3, Qi4)은 서브 워드 라인(SWLi)을 디스차지하기 위해 제공된다.
특히, 상기 트랜지스터들(Qi3, Qi4)은 노드(Ni1)의 프리차지 시간을 감소시키고, 제 2 트랜지스터(Qi2)의 드레솔드 전압은 나머지 트랜지스터들(Qi1, Qi3, 그리고 Qi4)의 그것보다 낮다.
활성화 상태에서, 상기 메인 워드 라인(MWL)은 MWL 디코더(200)에 의해 승압 전압(VBST) 레벨로 구동된다. 그 결과, 각 SWL 디코더(500-i) 내의 노드(Ni)는 VBST- VTQi2(VTQi2는 프리차지 트랜지스터(Qi2)의 드레솔드 전압)로 상승한다. 다음, 선택된 SWL 디코더(40i)의 서브 디코드 신호들(WDi, WDiD)이 각각 승압 전압(VBST)과 내부 전압(IVC) 레벨로 변화될 때, 열 어드레스들(A1, A2)에 응답하여 상기 노드(Ni1)은 풀-업 트랜지스터(Qi1)의 게이트-드레인 용량에 따라 승압되고, 그 결과, 상기 트랜지스터(Qi2)는 턴 오프되어 상기 메인 워드 라인(MWL)과 노드(Ni1) 사이가 격리된다. 이 때, 상기 전원 전압(IVC)은 스위칭 트랜지스터(Qi4)의 게이트로 제공되고, 상기 메인 및 서브 워드 라인들이 전원 전압(IVC) 레벨보다 높은 승압 전압(VBST) 레벨로 승압 됨에 따라 상기 트랜지스터(Qi4)는 오프 상태를 유지한다.
셀프-부스팅 효과에 따라, 상기 노드(Ni1)은 최종적으로 VBST- VTQi2+ VBST레벨로 승압된다. 여기서, VTQi2< VT이고, VT는 Qi1, Qi3, 및 Qi4와 같은 NMOS 트랜지스터의 드레솔드 전압이다. 또한, VBST- VTQi1+ VBSTVBST- VT+ VBST= 2VBST- VT= 2(IVC + 2VT) - VT= 2IVC + 3VT이다.
예를 들면, IVC 및 VT가 각각 2V 및 0.6V라 가정하면, 상기 노드(Ni1)는 약 5.8V로 승압된다. 그 결과, 대응하는 서브 워드 라인(SWLi)은 서브 디코드 신호(WDi; 즉, 3.2V의 VBST레벨)의 완전한 고전압 레벨로 구동된다. 그러므로, 전원 전압(IVC)이 2V 또는 그 이하로 낮아지더라도 대응하는 서브 워드 라인(SWLi)은 완전한 승압 전압(VBST) 레벨로 구동되고, 프리차지 지연과 노이즈 마진이 감소되도록 허용한다.
도 5는 프리차지 트랜지스터(Qi2)의 드레솔드 전압(VT)이 각기 다른 프리차지 트랜지스터(Qi2)의 채널 폭과 서브 워드 라인 승압 전압 레벨의 관계를 보여주는 그래프이다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 전원 전압(IVC)이 2V 또는 그 이하로 낮아지더라도, 대응하는 서브 워드 라인(SWLi)은 완전한 승압 전압(VBST) 레벨로 구동되고, 프리차지 지연과 노이즈 마진이 감소한다.

Claims (9)

  1. 메모리 장치 집적 회로에 있어서:
    메모리 셀들의 어레이와;
    메인 워드 라인과;
    상기 메모리 셀들과 연결된 복수 개의 서브 워드 라인들과;
    일군의 열 어드레스에 응답하여 상기 메인 워드 라인을 구동하기 위한 메인 워드 디코드 신호를 발생하는 메인 워드 라인 디코더와;
    상기 열 어드레스의 타군에 응답하여 복수 개의 서브 워드 프리디코드 신호들을 발생하는 서브 워드 라인 프리디코더와;
    각각이 상기 서브 워드 프리디코드 신호들 가운데 대응하는 하나의 신호에 응답하여 서브 워드 디코드 신호를 발생하는 복수 개의 서브 워드 라인 디코더들; 그리고
    각각이 상기 메인 워드 디코드 신호 및 상기 서브 워드 디코드 신호에 응답하여 상기 서브 워드 라인들 가운데 대응하는 서브 워드 라인을 구동하기 위한 서브 워드 드라이브 신호를 발생하는 복수 개의 서브 워드 라인 드라이버들을 포함하되,
    상기 서브 워드 라인 드라이버들은 각각은,
    제 1 드레솔드 전압을 가지며, 제어 전극, 그리고 상기 서브 워드 디코드 신호와 상기 대응하는 서브 워드 라인 사이에 연결된 전류 통로를 갖는 제 1 MOS 트랜지스터; 및
    제 2 드레솔드 전압을 가지며, 상기 메인 워드 라인과 상기 제 1 MOS 트랜지스터의 제어 전극 사이에 연결된 전류 통로, 그리고 전원 전압보다 높은 승압 전압과 연결된 제어 전극을 갖는 제 2 MOS 트랜지스터를 포함하고;
    상기 제 1 및 제 2 드레솔드 전압은 서로 다른 것을 특징으로 하는 메모리 장치 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 2 드레솔드 전압은 상기 제 1 드레솔드 전압보다 낮은 것을 특징으로 하는 메모리 장치 집적 회로.
  3. 제 1 항에 있어서,
    상기 승압 전압은 상기 제 1 드레솔드 전압의 두 배만큼 상기 전원 전압보다 높은 것을 특징으로 하는 메모리 장치 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터들은 N-채널 타입인 것을 특징으로 하는 메모리 장치 집적 회로.
  5. 제 4 항에 있어서,
    상기 메인 워드 라인은 상기 메인 워드 디코드 신호에 응답하여 상기 승압 전압으로 구동되는 것을 특징으로 하는 메모리 장치 집적 회로.
  6. 제 5 항에 있어서,
    상기 서브 워드 디코드 신호가 활성화될 때 상기 서브 워드 디코드 신호는 상기 승압 전압으로 변화되는 것을 특징으로 하는 메모리 장치 집적 회로.
  7. 메모리 장치 집적 회로에 있어서:
    메모리 셀들의 어레이와;
    메인 워드 라인과;
    상기 메모리 셀들과 연결된 서브 워드 라인들과;
    일군의 열 어드레스에 응답하여 상기 메인 워드 라인을 제 1 전원 전압보다 높은 승압 전압으로 구동하기 위한 메인 워드 디코드 신호를 발생하는 메인 워드 라인 디코더와;
    상기 열 어드레스의 타군에 응답하여 복수 개의 서브 워드 프리디코드 신호들을 발생하는 서브 워드 라인 프리디코더와;
    각각이 대응하는 서브 워드 프리디코드 신호에 응답하여 제 1 내지 제 3 서브 워드 디코드 신호들을 발생하는 복수 개의 서브 워드 라인 디코더들; 그리고
    각각이 상기 메인 워드 디코드 신호와 서브 워드 디코드 신호들에 응답하여 상기 서브 워드 라인들 가운데 대응하는 서브 워드 라인을 구동하기 위한 복수 개의 서브 워드 라인 드라이버들을 포함하되;
    상기 서브 워드 라인 드라이버들은,
    상기 제 1 서브 워드 디코드 신호 및 상기 대응하는 서브 워드 라인 사이에 연결된 소스-드레인 채널, 및 게이트를 가지는 제 1 N-채널 MOS 트랜지스터와;
    상기 메인 워드 라인과 상기 제 1 N-채널 MOS 트랜지스터의 게이트 사이에 연결된 소스-드레인 채널, 및 상기 승압 전압과 연결된 게이트를 가지는 제 2 N-채널 MOS 트랜지스터와;
    상기 대응하는 서브 워드 라인 및 제 2 전원 전압 사이에 연결된 소스-드레인 채널, 및 상기 제 3 서브 워드 디코드 신호에 연결된 게이트를 가지는 제 3 N-채널 MOS 트랜지스터; 그리고
    상기 메인 워드 라인과 상기 대응하는 서브 워드 라인 사이에 연결된 소스-드레인 채널, 및 상기 제 2 서브 워드 디코드 신호와 연결된 게이트를 가지는 제 3 N-채널 MOS 트랜지스터를 포함하며;
    상기 제 2 N-채널 MOS 트랜지스터의 드레솔드 전압은 상기 제 1 N-채널 MOS 트랜지스터의 드레솔드 전압보다 낮은 것을 특징으로 하는 메모리 장치 집적 회로.
  8. 제 7 항에 있어서,
    상기 승압 전압은 상기 제 1 N-채널 MOS 트랜지스터의 제 1 드레솔드 전압의 두 배만큼 상기 제 1 전원 전압보다 높은 것을 특징으로 하는 메모리 장치 집적 회로.
  9. 제 7 항에 있어서,
    상기 메인 워드 디코드 신호와 상기 제 1 서브 워드 디코드 신호는 상기 제 2 전원 전압과 상기 승압 전압 사이를 스윙하고, 상기 제 2 및 제 3 서브 워드 디코드 신호들은 상기 제 2 전원 전압과 상기 제 1 전원 전압 사이를 스윙하는 것을 특징으로 하는 메모리 장치 집적 회로.
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