KR20050112223A - 반도체 메모리장치의 워드라인 구동회로 - Google Patents

반도체 메모리장치의 워드라인 구동회로 Download PDF

Info

Publication number
KR20050112223A
KR20050112223A KR1020040037149A KR20040037149A KR20050112223A KR 20050112223 A KR20050112223 A KR 20050112223A KR 1020040037149 A KR1020040037149 A KR 1020040037149A KR 20040037149 A KR20040037149 A KR 20040037149A KR 20050112223 A KR20050112223 A KR 20050112223A
Authority
KR
South Korea
Prior art keywords
word line
level
cell
signal
mwl
Prior art date
Application number
KR1020040037149A
Other languages
English (en)
Inventor
한공흠
남효윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040037149A priority Critical patent/KR20050112223A/ko
Publication of KR20050112223A publication Critical patent/KR20050112223A/ko

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
    • F24F1/00—Room units for air-conditioning, e.g. separate or self-contained units or units receiving primary air from a central station
    • F24F1/0007—Indoor units, e.g. fan coil units
    • F24F1/0059—Indoor units, e.g. fan coil units characterised by heat exchangers
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
    • F24F2221/00—Details or features not otherwise provided for
    • F24F2221/34—Heater, e.g. gas burner, electric air heater

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Thermal Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Dram (AREA)

Abstract

본 발명은 스텐바이 상태에서 셀 소모전류를 감소시키는 반도체 메모리장치의 워드라인 구동회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리장치의 워드라인 구동회로는, 데이터를 저장하기 위한 메모리 셀과, 상기 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더와, 상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스 인에이블신호(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더와, 상기 섹션워드라인 디코더로부터 출력된 워드라인 구동신호를 상기 셀 인에이블신호(MWL)가 인가되는 동안 Vpp레벨로 유지되도록 하고 셀 디세이블신호(/MWL)신호가 인가될 때 상기 워드라인 구동신호를 VBB 레벨로 유지시키는 키핑회로로 구성한다.
본 발명은 워드라인 구동 시 Vpp레벨과 VBB레벨 사이에서 차징 또는 디스차징되는 Vpp레벨과 Vss레벨로 스위칭폭을 줄여 소모되는 전하량을 최소화하도록 하여 스탠바이 상태에서 소모전류를 감소시킬 수 있고, 칩면적을 줄여 코스트를 줄일 수 있으며, 저전력 소모 및 저비용을 요구하는 모바일 제품에 적용할 수 있다.

Description

반도체 메모리장치의 워드라인 구동회로{WORD LINE DRIVE CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치의 워드라인 구동회로에 관한 것으로, 특히 스텐바이 상태에서 셀 소모전류를 감소시키는 반도체 메모리장치의 워드라인 구동회로에 관한 것이다.
통상적으로, 반도체 메모리 장치의 고집적화 및 고속화 경향이 가속되면서 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 이루어지고 있다. 특히 설계적인 측면에서 회로의 배치 및 배선 그리고, 새로운 개념의 회로 구현을 통해 반도체 메모리 장치의 고집적, 저전력, 그리고, 고속화의 목적을 이루어왔다. 반도체 메모리 장치의 개발 초기에는 주변회로들이 메모리 장치 내에서 차지하는 면적이 코아 영역내 셀 어레이에 비해 상대적으로 컸으나 상기한 반도체 장치의 개발 경향에 따라 점차적으로 셀 어레이 면적이 반도체 메모리 장치의 대부분을 차지하는 경향을 나타내고 있다. 이러한 경향은 메모리가 고집적화되면서 한층 더 두드러질 것이다. 위와 같은 반도체 메모리 장치의 고집적화 경향에 따라 칩 신뢰도 향상 측면에서 메모리 장치의 전력 소모 감소가 중요한 설계요소로서 대두되고 있다.
한편, 전력 소모 감소 측면에서 디램의 공급전원이 12V로부터 5V로 다운되었을 때 회로에서 노이즈로 기인한 셀 신호의 손실이 발생하였다. 셀 내의 전위가 12V에서 10V로 감소되는 것은 문제시되지 않지만, 5V에서 문턱전압으로 인한 3.5V의 감소는 심각한 문제점을 유발한다. 이러한 문턱전압 및 노이즈로 인한 공급전원전압의 감소를 해결하기 위하여 공급전원전압 이상의 워드라인 전압 구동 회로가 연구되고 있다. 이러한 회로의 구조 및 동작은 1987년 3월 10일자로 특허된 미합중국 특허번호 4,649,523에 제목 "SEMICONDUCTOR MEMORY BOOSTED WORD LINE"과 1990년 2월 23일자로 미합중국에서 특허된 특허번호 4,896,297에 제목 "CIRCUIT FOR GENERATING A BOOSTED SIGNAL FOR A WORD LINE"에 자세히 개시되어 있다.
또한 종래의 또 다른 반도체 메모리장치의 워드라인 구동회로가 대한민국 공개특허공보 2001-0026901호에 개시되어 있다. 상기 공개특허공보 2001-0026901호에 개시된 도 1 내지 도 4를 참조하여 워드라인 구동회로를 설명한다.
도 1은 일반적인 반도체 메모리 장치의 블록구성도로서,
메모리 셀 어레이(10), 제어 회로(20), 행 어드레스 버퍼(30), 열 어드레스 버퍼(40), 행 디코더(50), 열 디코더(60), 센스 앰프(70), 데이터 입력 버퍼(80) 및 데이터 출력 버퍼(90)로 구성된다.
상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀들과 상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들(WL's)과 상기 워드 라인들(WL"s)과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들(BL's)을 구비한다.
상기 제어 회로(20)는 외부로부터의 신호들(row address strobe ; RAS, column address strobe; CAS, write enable; WB)을 받아들여서 상기 회로들(30, 40, 50, 60, 70)을 제어하는 제어 신호(control signal; CON)를 출력한다. 상기 행 어드레스 버퍼(30)는 상기 제어 신호(CON)에 응답해서 외부로부터의 어드레스(address; A)를 버퍼링한 행 어드레스(row address; RA)를 출력한다. 상기 열 어드레스 버퍼(40)는 상기 제어 신호(CON)에 응답해서 외부로부터의 어드레스(A)를 버퍼링한 열 어드레스(column address; CA)를 출력한다.
상기 행 디코더(50)는 상기 제어 신호(CON)에 응답해서 상기 행 어드레스 버퍼(30)로부터의 행 어드레스(RA)를 디코딩한 디코딩 행 어드레스(decoding row address; DRA)를 출력한다. 상기 열 디코더(60)는 상기 제어 신호(CON)에 응답해서 상기 열 어드레스 버퍼(40)로부터의 열 어드레스(CA)를 디코딩한 디코딩 열 어드레스(decoding column address; DCA)를 출력한다.
상기 센스 앰프(70)는 상기 제어 신호(CON)에 응답해서 데이터 입력 버퍼(80)로부터의 입력 데이터(input data; IDATA)를 메모리 셀 어레이(10)로 전달하고 그리고 메모리 셀 어레이(10)의 메모리 셀들로부터 출력되는 출력 데이터(output data; ODATA)를 센싱한다. 상기 데이터 입력 버퍼(80)는 외부로부터의 상기 입력 데이터(IDATA)를 저장하고 그리고 상기 센스 앰프(70)로 출력한다. 상기 데이터 출력 버퍼(90)는 상기 센스 앰프(70)에 의해 센싱된 출력 데이터(ODATA)를 저장하고 그리고 외부로 출력한다.
도 2는 도 1의 행 디코더(50)의 상세 블록구성도이다.
디코딩 회로(51), 워드 라인 구동부(52)로 구성되어 있다.
상기 디코딩 회로(51)는 행 어드레스 버퍼(30)로부터의 행 어드레스(RA)를 디코딩한 디코딩 행 어드레스(DRA)를 출력한다. 상기 워드 라인 구동부(52)는 프리 워드 라인 구동 회로(52a) 및 워드 라인 구동 회로(52b)를 구비한다. 상기 프리 워드 라인 구동 회로(52a)는 상기 디코딩 행 어드레스(DRA) 중 대응되는 디코딩 어드레스(DRA＜0:3＞) 및 프리챠지 신호(precharge signal; PRE)에 응답해서 상기 디코딩 회로(51)로부터의 디코딩 행 어드레스(DRA)에 대응되는 프리 워드 라인(pre-wordline; PWL)을 활성화시킨다. 상기 워드 라인 구동 회로(52b)는 활성화된 상기 프리 워드 라인(PWL)과 상기 디코딩 행 어드레스(DRA＜0:3＞)에 대응하는 워드 라인(WL)을 활성화시킨다.
도 3은 도 2의 프리워드라인 구동회로의 상세도이다.
도 3을 참조하면, 상기 프리 워드 라인 구동 회로(52a)는 디코딩 행 어드레스 구동 회로(52a1) 및 프리 워드 라인 구동 회로(52a2)를 구비한다. 상기 디코딩 행 어드레스 구동 회로(52a1)는 인버터들(I1, I2)로 구성되며, 디코딩 행 어드레스(DRA＜0:3＞) 중 디코딩 행 어드레스(DRAk)를 구동한다. 상기 프리 워드 라인 구동 회로(52a2)는 MOS 트랜지스터들(PM1, PM2, ..., PM7, PM8, NM1, NM2, ..., NM5, NM6) 및 인버터들(I1, I2, I3, I4)로 구성되며, 디코딩 행 어드레스(DRAi, DRAj, DRAk_D) 및 프리챠지 신호(PRE)에 응답해서 디코딩 행 어드레스(DRAi, DRAj, DRAk_D)에 대응되는 프리 워드 라인(PWL)을 활성화시킨다.
그런데, 테스트 모드의 기입 동작 동안에, 프리 워드 라인을 활성화시킬 때, 활성화된 프리 워드 라인(PWL)을 비활성화시키지 않고, 다른 프리 워드 라인(PWL)을 활성화시키는 방법이 사용된다. 즉, 디코딩 행 어드레스(DRA＜0:3＞)에 대응되는 프리 워드 라인(PWL)이 활성화된 후, 상기 프리 워드 라인 구동 회로(52a2)로 인가되는 프리챠지 신호(PRE)를 활성화시키지 않음으로써, 활성화된 프리 워드 라인(PWL)이 비활성화되지 않도록 하는 방법이다. 이러한 방법은, 테스트 모드의 기입 동작 동안에 다수 개의 워드 라인들(WL's)을 연속적으로 활성화시킴으로써, 소요되는 테스트 시간을 줄이기 위해 사용된다.
그러나, 도 3의 구조를 갖는 프리 워드 라인 구동 회로(52a)를 이용하여 다수 개의 워드 라인들을 연속적으로 활성화시키면, 원치 않는 워드 라인이 활성화되는 문제점이 발생된다. 예를 들어, 프리 워드 라인(PWL0)이 활성화된 후, 프리챠지 동작 없이 바로 프리 워드 라인(PWL1)이 활성화된다고 가정하면, 프리 워드 라인(PWL0)은 로직 하이 레벨의 디코딩 행 어드레스들(DRAi0, DRAj, DRAk-D)의 제어에 의해 활성화된다. 그리고, 다음 프리 워드 라인(PWL1)이 활성화되기 위해서는 프리챠지 신호(PRE)가 로직 하이 레벨로 유지되고 디코딩 행 어드레스들(DRAi1, DRAj, DRAk_D)이 로직 하이 레벨로 활성화되어야 한다
그러나 최근 들어 모바일 제품에 적용되는 반도체 메모리장치의 수요가 폭팔적으로 증가하면서 로우전력 소모특성이 강조되고 있고, 이러한 반도체 메모리장치에 적용하기 위해 전류소모가 적은 워드라인 구동회로의 개발이 요구되고 있다.
도 4는 종래의 로우전력소모특성이 강조되는 워드라인 구동회로도이다.
데이터를 저장하기 위한 메모리 셀(300)과, 상기 메모리 셀(300)를 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더(100)와, 상기 메인워드라인 디코더(10)로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스정보(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더(200)와, 상기 섹션워드라인 디코더(200)로부터 출력된 워드라인 구동신호를 네가티블 레벨로 유지시키는 키핑회로(400)로 구성되어 있다.
상기 메인 워드라인 디코더(100)는 입력단에 어드레스(ADD0-ADD1)가 연결되는 낸드게이트(NA1)과 상기 낸드게이트(NA1)의 출력단에 연결된 인버터(I1)로 구성되어 있다.
섹션워드라인 디코더(200)는 행어드레스 정보(SEB)를 각각 게이트로 입력하는 피모오스 트랜지스터(PM1) 및 엔모오스 트랜지스터(NM2)와, 상기 피모오스 트랜지스터(PM1)의 드레인에 게이트와 드레인이 공통접속되고, 상기 엔모오스 트랜지스터(NM2)의 드레인에 소스가 연결되는 엔모오스 트랜지스터(NM1)로 구성되어 있다.
키핑회로(400)는 인버터(I2)와, 상기 인버터(I2)의 입력단에 드레인이 연결되고 상기 인버터(I2)의 출력단에 게이트가 연결되며, 전원단(Vbb)에 소스가 연결된 엔모오스 트랜지스터(NM3)로 구성되어 있다.
도 5는 도 4에 대한 각부의 동작 타이밍도이다.
상술한 도 4 및 도 5를 참조하여 워드라인 구동회로의 동작을 설명한다.
지금 낸드게이트(NA1)로 메모리 셀(300)을 억세스하기 위한 행 어드레스(ADD0-ADD1)가 인가되면 낸드게이트(NA1)는 반전논리 곱하여 로우신호인 VBB레벨(-4V)신호를 출력한다. 상기 행어드레스(ADD0-ADD1)는 MSB가 된다. 상기 낸드게이트(NA1)로부터 출력된 Vpp레벨은 인버터(I1)를 통해 반전되어 도 5의 MWL Vpp레벨(Vcc+α)로 반전 출력된다. 상기 인버터(I1)를 통해 출력되는 Vpp레벨신호는 메인 워드라인 인에이블신호(MWL)이다. 메인 워드라인 디스에이블신호(/MWL)는 VBB레벨이 된다. 행 어드레스 인에이블신호(SEB)는 LSB이며, 인에이블시 Vss(0V)가 되고, 디스에이블시 Vpp가 된다. 상기 인버터(I1)를 통해 워드라인 인에이블신호(MWL)가 출력될 때 도 5의 SEB와 같은 행 어드레스 인에이블신호(SEB: LSB 행어드레스)가 피모오스 트랜지스터(PM1) 및 엔모오스 트랜지스터(NM2)의 게이트로 인가되면 피모오스 트랜지스터(PM1)는 턴온 및 엔모오스 트랜지스터(NM2)는 턴오프된다. 상기 피모오스 트랜지스터(PM1)이 턴온되면 상기 인버터(I1)를 통해 출력된 Vpp레벨신호는 도 5의 SWL과 같이 메모리 셀(300)의 워드라인 구동신호(SWL)으로 인가된다. 그리고 상기 워드라인 구동신호(SWL)으로 인가된 신호는 인버터(I2)를 통해 반전되어 엔모오스 트랜지스터(NM3)의 게이트로 VBB레벨을 인가된다. 이때 엔모오스 트랜지스터(NM3)는 턴오프된다. 이로인해 메모리 셀(300)의 워드라인 구동신호는 Vpp레벨로 유지된다. 이와 같이 워드라인 구동신호(SWL)은 워드라인 인에이블신호(MWL)가 인가되고 행 어드레스 인에이블신호(SEB)가 인가될 때 피모오스 트랜지스터(PM1)를 통해 도 5의 SWL과 같이 Vpp레벨을 갖는 갖는다. 그러나 행어드레스(SEB) 디스에이블신호가 인가되면 피모오스 트랜지스터(PM1)가 오프되고 엔모오스 트랜지스터(MP1, MP2)가 턴온되므로, 워드라인 구동신호 은 Vpp레벨을 Vss레벨로 디스차아징되면서 엔모오스 트랜지스터(NM1)의 임계치인 Vth레벨(0.8V)까지 디스차이징된다. 그리고 키핑회로(400)는 인버터(I2)와 엔모오스 트랜지스터(NM3)에 의해 Vth레벨을 VBB레벨로 디스차이징하게 된다.
따라서 워드라인 인에이블 시 워드라인 구동신호는 VBB레벨에서 Vpp레벨까지 캡(CAP)이 많은 워드라인 차아징을 시켜야 하므로, Vpp레벨이 감소하는 노이즈가 발생하여 리드 센싱마진이 부족하여 페일(Fail)이 발생할 우려가 있다.
또한 워드라인 디스에이블 시 워드라인 구동신호(SWL)는 엔모오스 트랜지스터(NM1)의 Vth레벨이 높아지면 디스차이징 레벨이 높아져 디스차아징 효과가 감소되는 문제가 있었다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 워드라인 인에이블 시 워드라인 차아징 전압레벨과 워드라인 디스에이블 시 워드라인 디스차아징 전압레벨이 감소되지 않도록 하여 전력소모를 감소시킬 수 있는 반도체 메모리장치의 워드라인 구동회로를 제공함에 있다.
본 발명의 다른 목적은 리드센싱 마진 부족으로 인한 페일을 방지할 수 있는 워드라인 구동회로를 제공함에 있다.
본 발명의 또 다른 목적은 키핑회로의 트랜지스터의 수를 줄여 회로를 간소화하는 반도체 메모리장치의 워드라인 구동회로를 제공함에 있다.
본 발명의 또 다른 목적은 스텐바이 상태에서 셀 소모전류를 감소시키는 반도체 메모리장치의 워드라인 구동회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 워드라인 구동회로는 워드라인 인에이블 시 워드라인 차아징 시 Vpp레벨이 감소되지 않도록 하고, 워드라인 디스에이블 시 워드라인 디스차이징 시 Vss레벨이하로 감소되지 않도록 하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 워드라인 구동회로는, 데이터를 저장하기 위한 메모리 셀과, 상기 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더와, 상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스 인에이블신호(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더와, 상기 섹션워드라인 디코더로부터 출력된 워드라인 구동신호를 상기 셀 인에이블신호(MWL)가 인가되는 동안 Vpp레벨로 유지되도록 하고 셀 디세이블신호(MWL)신호가 인가될 때 상기 워드라인 구동신호를 VBB 레벨로 유지시키는 키핑회로로 구성함을 특징으로 한다.
상기 메인 워드라인 디코더는 입력단에 어드레스(ADD0-ADD1)가 연결되는 낸드게이트와, 상기 낸드게이트의 출력단에 연결된 인버터를 포함하는 것을 특징으로 한다.
상기 섹션워드라인 디코더는, 행어드레스 인에이블신호(SEB)를 각각 게이트로 입력하는 피모오스 트랜지스터 및 제1엔모오스 트랜지스터와, 상기 피모오스 트랜지스터의 드레인에 게이트와 드레인이 공통접속되고, 상기 제1 엔모오스 트랜지스터의 드레인에 소스가 연결되는 제2 엔모오스 트랜지스터를 포함함을 특징으로 한다.
상기 키핑회로는,상기 낸드게이트의 출력단에 게이트가 연결되고 상기 인버터의 출력단에 드레인이 연결되며, 전원단(VBB)에 소스가 연결된 엔모오스 트랜지스터로 이루어지는 것이 바람직하다.
상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)는 VBB레벨에서 Vpp레벨로 스윙하는 것이 바람직하다.
상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)는 VBB레벨에서 Vcc레벨로 스윙하는 것이 바람직하다.
상기 제1 및 제2 엔모오스 트랜지스터는, 행 어드레스 디스에이블신호(SE)가 인가될 시 상기 워드라인 구동신호(SWL)를 Vpp레벨에서 Vss레벨로 디스차징하는 것이 바람직하다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 6는 본 발명의 실시 예에 따른 워드라인 구동회로도이다.
데이터를 저장하기 위한 메모리 셀(30)과, 상기 메모리 셀(30)를 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더(10)와, 상기 메인워드라인 디코더(10)로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스 인에이블신호(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더(20)와, 상기 섹션워드라인 디코더(20)로부터 출력된 워드라인 구동신호를 네가티블 레벨로 유지시키는 키핑회로(40)로 구성되어 있다.
상기 메인 워드라인 디코더(10)는 입력단에 어드레스(ADD0-ADD1)가 연결되는 낸드게이트(12)과 상기 낸드게이트(12)의 출력단에 연결된 인버터(14)로 구성되어 있다.
섹션워드라인 디코더(20)는 행어드레스 정보(SEB)를 각각 게이트로 입력하는 피모오스 트랜지스터(22) 및 엔모오스 트랜지스터(26)와, 상기 피모오스 트랜지스터(24)의 드레인에 게이트와 드레인이 공통접속되고, 상기 엔모오스 트랜지스터(26)의 드레인에 소스가 연결되는 엔모오스 트랜지스터(24)로 구성되어 있다.
키핑회로(40)는 상기 낸드게이트(12)의 출력단에 게이트가 연결되고 상기 인버터(14)의 출력단에 드레인이 연결되며, 전원단(VBB)에 소스가 연결된 엔모오스 트랜지스터(42)로 구성되어 있다.
도 7은 도 6에 대한 각부의 동작 타이밍도이다.
상술한 도 6 및 도 7을 참조하여 본 발명의 일 실시 예에 따른 워드라인 구동회로의 동작을 설명한다.
지금 낸드게이트(12)로 메모리 셀(30)을 억세스하기 위한 행 어드레스(ADD0-ADD1)가 인가되면 낸드게이트(12)는 반전논리 곱하여 로우신호인 VBB레벨(-4V)신호를 출력한다. 상기 행어드레스(ADD0-ADD1)는 MSB가 된다. 상기 낸드게이트(12)로부터 출력된 VBB은 인버터(14)를 통해 반전되어 도 7의 MWL과 같이 Vpp레벨(Vcc+α)로 반전 출력된다. 상기 인버터(14)를 통해 출력되는 Vpp레벨신호는 메인 워드라인 인에이블신호(MWL)이다. 메인 워드라인 디스에이블신호(/MWL)는 VBB레벨이 된다. 행 어드레스 인에이블신호(SEB)는 LSB이며, Vss(0V)가 되고, 디스에이블신호(SE)는 Vpp가 된다. 상기 인버터(14)를 통해 워드라인 인에이블신호(MWL)가 출력될 때 도 7의 SEB와 같은 행 어드레스(SEB: LSB 행어드레스) 인에이블신호가 피모오스 트랜지스터(22) 및 엔모오스 트랜지스터(26)의 게이트로 인가되면 피모오스 트랜지스터(22)는 턴온 및 엔모오스 트랜지스터(26)는 턴오프된다. 상기 피모오스 트랜지스터(22)이 턴온되면 상기 인버터(14)를 통해 출력된 Vpp레벨신호는 도 7의 SWL과 같이 메모리 셀(30)의 워드라인(SWL)으로 인가된다.
그리고 상기 워드라인 구동신호(SWL)으로 인가된 Vpp레벨신호는 엔모오스 트랜지스터(42)의 드레인으로 인가된다. 이때 낸드게이트(12)의 출력인 VBB레벨의 로우신호가 게이트로 인가되기 때문에 엔모오스 트랜지스터(42)는 턴오프된다. 이로인해 메모리 셀(30)의 워드라인 구동신호는 Vss레벨에서 Vpp레벨로 차칭된다. 이와 같이 워드라인 구동신호(SWL)는 워드라인 인에이블신호(MWL)가 인가되고 행 어드레스(SEB) 인에이블신호가 인가될 때 피모오스 트랜지스터(22)를 통해 차징이 완료되면 도 7의 SWL과 같이 Vpp레벨을 갖는 갖는다.
그런 후 행어드레스(SEB) 디스에이블신호가 인가되면 피모오스 트랜지스터(22)가 오프되고 엔모오스 트랜지스터(24, 26)가 턴온되므로, 워드라인 구동신호(SWL)는 Vpp레벨을 Vss레벨로 디스차아징되면서 엔모오스 트랜지스터(24)의 임계치인 Vth레벨(0.8V)까지 디스차이징된다. 이때 낸드게이트(12)의 출력인 VBB레벨의 로우신호가 게이트로 인가되기 때문에 엔모오스 트랜지스터(42)는 턴오프된다. 이로인해 메모리 셀(30)의 워드라인 구동신호는 Vpp레벨에서 Vss레벨로 디스차칭된다.
이와 같이 동작하고 있는 상태에서 메인워드라인 디스에이블신호가 발생되면 낸드게이트(12)는 Vpp레벨의 하이신호를 엔모오스 트랜지스터(42)의 게이트로 출력한다. 그러면 엔모오스 트랜지스터(42)는 턴온되어 워드라인 구동신호(SWL)을 VBB레벨로 디스차징하도록 한다.
상술한 바와 같이 종래에는 워드라인 구동 시 VBB레벨에서 Vpp레벨까지 스윙폭을 가지고 있으나, 본 발명에서는 Vss레벨에서 Vpp레벨까지 스윙폭을 가지고 있으므로, 스위칭폭이 종래보다 줄어 소모되는 전하량을 최소화하여 워드라인의 안정적인 레벨을 유지할 수 있다.
또한 본 발명은 종래의 키핑회로보다 트랜지스터의 수를 줄여 레이아웃 및 칩사이즈를 줄일 수 있다.
이와 같이 본 발명의 특정한 실시 예가 설명되었지만 워드라인 구동 시 워드라인 인에이블신호(MWL)는 Vpp레벨과 VBB레벨 사이에서 차징 또는 디스차징되도록 하고 있으나, 이는 Vcc레벨과 VBB레벨사이에서 차징 또는 디스차징되는 스윙폭을 갖거나 다른 형태로 변경하는 등의 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이렇게 변형된 실시 예들은 본 발명의 기술적 사상으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 첨부된 청구범위 안에 속한다 해야 할 것이다.
상술한 바와 같이 본 발명은 워드라인 구동 시 Vpp레벨과 VBB레벨 사이에서 차징 또는 디스차징되는 Vpp레벨과 Vss레벨로 스위칭폭을 줄여 소모되는 전하량을 최소화하도록 하여 스탠바이 상태에서 소모전류를 감소시킬 수 있고, 칩면적을 줄여 코스트를 줄일 수 있으며, 저전력 소모 및 저비용을 요구하는 모바일 제품에 적용할 수 있는 이점이 있다.
도 1은 일반적인 반도체 메모리 장치의 블록구성도
도 2는 도 1의 행 디코더(50)의 상세 블록구성도
도 3은 도 2의 프리워드라인 구동회로의 상세도
도 4는 종래의 로우전력소모특성이 강조되는 워드라인 구동회로도
도 5는 도 4에 대한 각부의 동작 타이밍도
도 6는 본 발명의 실시 예에 따른 워드라인 구동회로도
도 7은 도 6에 대한 각부의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10: 메인 워드라인 디코더 20: 섹션워드라인 디코더
30: 메모리 셀 40: 키핑회로

Claims (7)

  1. 반도체 메모리장치의 워드라인 구동회로에 있어서,
    데이터를 저장하기 위한 메모리 셀과,
    상기 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더와,
    상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스 인에이블신호(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더와,
    상기 섹션워드라인 디코더로부터 출력된 워드라인 구동신호를 상기 셀 인에이블신호(MWL)가 인가되는 동안 Vpp레벨로 유지되도록 하고 셀 디세이블신호(/MWL)신호가 인가될 때 상기 워드라인 구동신호를 VBB 레벨로 유지시키는 키핑회로로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
  2. 제1항에 있어서,
    상기 메인 워드라인 디코더는 입력단에 행어드레스가 연결되는 낸드게이트와,
    상기 낸드게이트의 출력단에 연결된 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
  3. 제2항에 있어서, 상기 섹션워드라인 디코더는,
    행어드레스 인에이블신호(SEB)를 각각 게이트로 입력하는 피모오스 트랜지스터 및 제1엔모오스 트랜지스터와,
    상기 피모오스 트랜지스터의 드레인에 게이트와 드레인이 공통접속되고, 상기 제1 엔모오스 트랜지스터의 드레인에 소스가 연결되는 제2 엔모오스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
  4. 제3항에 있어서, 상기 키핑회로는,
    상기 낸드게이트의 출력단에 게이트가 연결되고 상기 인버터의 출력단에 드레인이 연결되며, 전원단(VBB)에 소스가 연결된 엔모오스 트랜지스터로 이루어진 반도체 메모리장치의 워드라인 구동회로.
  5. 제4항에 있어서,
    상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)는 VBB레벨에서 Vpp레벨로 스윙하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
  6. 제4항에 있어서,
    상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)는 VBB레벨에서 Vcc레벨로 스윙하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
  7. 제4항에 있어서,
    상기 제1 및 제2 엔모오스 트랜지스터는, 행 어드레스 디스에이블신호(SE)가 인가될 시 상기 워드라인 구동신호(SWL)를 Vpp레벨에서 Vss레벨로 디스차징하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동회로.
KR1020040037149A 2004-05-25 2004-05-25 반도체 메모리장치의 워드라인 구동회로 KR20050112223A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040037149A KR20050112223A (ko) 2004-05-25 2004-05-25 반도체 메모리장치의 워드라인 구동회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040037149A KR20050112223A (ko) 2004-05-25 2004-05-25 반도체 메모리장치의 워드라인 구동회로

Publications (1)

Publication Number Publication Date
KR20050112223A true KR20050112223A (ko) 2005-11-30

Family

ID=37287154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040037149A KR20050112223A (ko) 2004-05-25 2004-05-25 반도체 메모리장치의 워드라인 구동회로

Country Status (1)

Country Link
KR (1) KR20050112223A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790570B1 (ko) * 2006-06-29 2008-01-02 주식회사 하이닉스반도체 워드라인 인에이블 신호 생성회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790570B1 (ko) * 2006-06-29 2008-01-02 주식회사 하이닉스반도체 워드라인 인에이블 신호 생성회로

Similar Documents

Publication Publication Date Title
KR100801059B1 (ko) 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로
US7599232B2 (en) Semiconductor memory device
US6850453B2 (en) Deep power down control circuit
KR100391152B1 (ko) 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법
KR100678427B1 (ko) 소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치
KR100510484B1 (ko) 워드라인 방전방법 및 이를 이용하는 반도체 메모리장치
US8139437B2 (en) Wordline driving circuit of semiconductor memory device
TW200418028A (en) Semiconductor memory device and its refreshing method
US6055206A (en) Synchronous semiconductor memory device capable of reducing power dissipation by suppressing leakage current during stand-by and in active operation
KR100307286B1 (ko) 반도체 메모리 장치의 계층적 워드 라인 구조
KR950009074B1 (ko) 다이너믹형 반도체 기억장치
US7215593B2 (en) Semiconductor storage device
KR100945804B1 (ko) 반도체 메모리 장치
KR101076167B1 (ko) 반도체 메모리 장치의 블럭 디코더
JP2006004613A (ja) 低電力消費の半導体メモリ装置
US6335900B1 (en) Method and apparatus for selectable wordline boosting in a memory device
KR100294450B1 (ko) 반도체메모리장치의어레이내부전원전압발생회로
US7099177B2 (en) Nonvolatile ferroelectric memory device having power control function
KR20050112223A (ko) 반도체 메모리장치의 워드라인 구동회로
KR20080040207A (ko) 반도체 메모리 장치
JP2005222659A (ja) 半導体記憶装置
JP2008077697A (ja) 半導体記憶装置
JP2001202778A (ja) 半導体記憶装置
KR950009235B1 (ko) 반도체 메모리 장치의 워드라인 구동회로
JP4543349B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination