JPH10241361A

JPH10241361A - 半導体記憶装置

Info

Publication number: JPH10241361A
Application number: JP9040684A
Authority: JP
Inventors: Tomoaki Yabe; 友章矢部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-25
Filing date: 1997-02-25
Publication date: 1998-09-11
Also published as: US6046956A

Abstract

(57)【要約】【課題】チップサイズを縮小できるとともにスタンバイ
時の消費電力を削減でき、製造コストも低減できる半導
体記憶装置を提供することを目的としている。【解決手段】ワード線ドライバ回路１３におけるワード
線ＷＬの放電パスとして、電流を電源電位Ｖｓｓに逃が
す第１の放電パス２８と、電流を負電位Ｖｂｂに逃がす
第２の放電パス２７とを並列に設け、ワード線の非選択
時に、まず第１の放電パスを活性化して放電電荷の多く
の部分を電源電位Ｖｓｓに逃がし、その後第２の放電パ
スを活性化してワード線を負電位Ｖｂｂに引き下げるこ
とを特徴とする。Ｖｂｂ発生回路１６に流れ込む放電電
流を低減できるので、電流駆動能力の小さなＶｂｂ発生
回路でワード線を放電することができる。これによっ
て、半導体記憶装置のチップサイズを縮小できるととも
にスタンバイ時の消費電力を削減でき、製造コストも低
減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特にワード線の昇圧を行わないＤＲＡ
Ｍ（ＷＬＢｏｏｔｌｅｓｓＤＲＡＭ）におけるワー
ド線ドライバ回路に係る。

【０００２】

【従来の技術】図１２は、通常用いられているＤＲＡＭ
のメモリセルを示す回路図である。周知のように、ＤＲ
ＡＭのメモリセルＭＣは、データ転送用のトランスファ
ゲートＴ（ＮＭＯＳトランジスタ）と、データ保持用の
キャパシタＣとで構成されている。トランスファゲート
Ｔの電流通路の一端にはビット線ＢＬが接続され、ゲー
トにはワード線ＷＬが接続される。そして、上記トラン
スファゲートＴの電流通路の他端と接地点Ｖｓｓ間に上
記キャパシタＣが接続されている。

【０００３】ここで、上記メモリセルＭＣにビット線Ｂ
ＬからトランスファゲートＴを介して“１”データを書
き込む場合を考える。ワード線ＷＬが選択されてトラン
スファゲートＴがオンすると、ビット線ＢＬからトラン
スファゲートＴを介してキャパシタＣが充電されて書き
込みが行われる。この際、キャパシタＣに書き込まれる
電位がトランスファゲートＴとして働くＮＭＯＳトラン
ジスタのしきい値電圧分だけ降下して書き込みマージン
の低下が起こるのを防ぐため、通常ワード線ＷＬの電位
を電源電位Ｖｃｃの１．５倍程度に昇圧してトランスフ
ァゲートＴを駆動するようにしている。このため、トラ
ンスファゲートＴのゲート酸化膜には電源電位Ｖｃｃよ
りも高い電圧がかかるので、ゲート酸化膜を厚くして信
頼性を確保している。

【０００４】ところが、近年、ロジック回路とＤＲＡＭ
をワンチップに集積したロジック混載ＤＲＡＭが使われ
るようになり、次のような問題が生じている。すなわ
ち、ロジック混載ＤＲＡＭでは、ＤＲＡＭの製造プロセ
ルを利用してロジック回路部とＤＲＡＭ部を同一工程で
製造することが多いが、このとき、上述したような理由
から厚いゲート酸化膜を用いるＤＲＡＭの製造プロセス
では、ロジック回路部を構成するトランジスタの電流駆
動能力が低下し、通常の同世代のロジックＬＳＩの製造
プロセスで形成した場合に比べてトランジスタの動作速
度が遅くなる。ロジック回路部とＤＲＡＭ部をそれぞれ
に最適化した別の製造工程で形成すればこのような問題
は生じないが、製造工程数の増加により製造コストが大
幅に増大する。

【０００５】このような問題を解決するために、ワード
線の昇圧を行わないＤＲＡＭ（以下、ＷＬブートレスＤ
ＲＡＭと称する）が提案されている。図１３は上記ＷＬ
ブートレスＤＲＡＭの電源系を概略的に示す回路図であ
る。この回路は、メモリセルアレイ１１、センスアンプ
１２、ワード線ドライバ回路１３、ＤＲＡＭの周辺回路
１４、Ｉ／Ｏバッファ１５、負電位Ｖｂｂを発生するＶ
ｂｂ発生回路１６及び電源降圧回路１７などから構成さ
れている。上記メモリセルアレイ１１とセンスアンプ１
２は、上記電源降圧回路１７の出力電位とＶｂｂ発生回
路１６の出力電位で動作する。上記ワード線ドライバ回
路１３は、電源電位ＶｃｃとＶｂｂ発生回路１６の出力
電位Ｖｂｂで動作する。上記ＤＲＡＭの周辺回路１４、
Ｉ／Ｏバッファ１５及びＶｂｂ発生回路１６は、電源電
位Ｖｃｃ，Ｖｓｓで動作する。

【０００６】図１４は、上記図１３に示したＷＬブート
レスＤＲＡＭにおけるワード線ドライバ回路１３の構成
例を１本のワード線に着目して示す回路図である。この
ワード線ドライバ回路１３は、３入力ＮＡＮＤゲート１
８、ＰＭＯＳトランジスタ１９，２０，２１及びＮＭＯ
Ｓトランジスタ２２，２３を含んで構成されている。上
記ＮＡＮＤゲート１８の入力端子には、アドレス信号Ｘ
Ａｊ，ＸＢｋ，ＸＣｌが供給される。このＮＡＮＤゲー
ト１８の出力端子には、トランジスタ１９のソース、ト
ランジスタ２０のドレイン及びトランジスタ２１のゲー
トがそれぞれ接続されている。上記トランジスタ１９の
ドレインは、トランジスタ２２のドレイン及びトランジ
スタ２３のゲートにそれぞれ接続され、ゲートは接地点
Ｖｓｓに接続されている。上記トランジスタ２０のソー
スは電源Ｖｃｃに接続され、ゲートはワード線ＷＬに接
続される。上記トランジスタ２１のソースは電源Ｖｃｃ
に接続され、ドレインはワード線ＷＬに接続される。ま
た、トランジスタ２２のソースは上記Ｖｂｂ発生回路１
６の出力端子に接続され、ゲートはワード線ＷＬに接続
される。更に、上記トランジスタ２３のソースは上記Ｖ
ｂｂ発生回路１６の出力端子に接続され、ドレインはワ
ード線ＷＬに接続されている。

【０００７】上記図１３及び図１４に示したＷＬブート
レスＤＲＡＭでは、ワード線ＷＬを昇圧せずにトランス
ファゲートＴを通常の電源電位Ｖｃｃで駆動し、ワード
線ドライバ回路１３にＶｂｂ発生回路１６の出力電位Ｖ
ｂｂを供給してアドレスの非選択時にワード線ＷＬが電
位Ｖｂｂでバイアスされるように構成されている。すな
わち、図１３から分かるように、ワード線ドライバ回路
１３にはＤＲＡＭの周辺回路１４と同じく電源電位Ｖｃ
ｃが供給されている。また、図１４に示すように、アド
レス信号ＸＡｊ，ＸＢｋ，ＸＣｌが全てローレベルとな
り、ワード線ＷＬが選択される際には、トランジスタ２
１がオンしてワード線ＷＬが電源電位Ｖｃｃまで引き上
げられる。ここで、ワード線ＷＬの昇圧を行わないと、
先に述べた“１”データの書き込みマージン不足が生ず
るため、ＷＬブートレスＤＲＡＭでは、トランスファゲ
ートＴのしきい値電圧を低めに設定している。更に、ト
ランスファゲートＴのしきい値電圧を低めに設定する
と、ワード線ＷＬの非選択時にトランスファゲートＴを
介してキャパシタＣからビット線ＢＬに流れるリーク電
流が増大し、セルのポーズ特性（電荷保持特性）が悪化
する。そこで、ワード線ＷＬの非活性化時にはワード線
ＷＬを通常の電源電位Ｖｓｓよりも更に低い負電位（Ｖ
ｂｂ：通常−１Ｖ程度）レベルにしてトランスファゲー
トＴのリーク電流を低減させている。

【０００８】しかしながら、上述したような従来のＷＬ
ブートレスＤＲＡＭでは、ワード線の非選択動作時にワ
ード線ドライバ回路１３によってワード線ＷＬからＶｂ
ｂ発生回路１６に大きな放電電流が流れ込む。電位Ｖｂ
ｂは、通常、図１３に示したようなメモリチップ内部に
設けたＶｂｂ発生回路１６によって生成されるが、上記
のような大きな放電電流を駆動するためには、電流供給
能力の大きな、従ってチップエリアの大きなＶｂｂ発生
回路１６を設ける必要がある。このようなＶｂｂ発生回
路１６を設けることはチップサイズやスタンバイ時の消
費電力の増大を招き、製造コストも上昇するという問題
がある。

【０００９】

【発明が解決しようとする課題】上記のようにロジック
回路とＤＲＡＭをワンチップに集積した従来の半導体記
憶装置は、ＤＲＡＭ部の信頼性を確保するためにトラン
スファゲートのゲート酸化膜を厚くすると、ロジック回
路部を構成するトランジスタの電流駆動能力が低下し、
同世代のロジックＬＳＩの製造プロセスで形成した場合
と比較して動作速度が遅くなるという問題があった。

【００１０】この問題を解決するためにワード線の昇圧
を行わない方式のＤＲＡＭを採用すると、チップエリア
の大きなＶｂｂ発生回路を設けなければならずチップサ
イズやスタンバイ時の消費電力の増大を招き、製造コス
トも上昇するという問題があった。

【００１１】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ロジック回路と
メモリをワンチップに集積化した際に、メモリ部の信頼
性を確保しつつロジック回路部の動作速度の低下を抑制
でき、製造コストも低減できる半導体記憶装置を提供す
ることにある。また、この発明の他の目的は、チップサ
イズを縮小できるとともにスタンバイ時の消費電力を削
減できる半導体記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルが行列状に配置さ
れたメモリセルアレイと、上記メモリセルアレイの任意
の行を選択するためのワード線と、上記ワード線の活性
化と非活性化とを制御するためのワード線ドライバ回路
とを備え、上記ワード線ドライバ回路は、上記ワード線
と第１の基準電位供給源間に接続され上記ワード線の非
活性化時に上記ワード線の電荷を第１の基準電位に放電
する第１の放電回路と、上記ワード線と第２の基準電位
供給源間に接続され、上記ワード線の非活性化時に上記
ワード線の電荷を上記第１の基準電位よりも低い第２の
基準電位に放電する第２の放電回路とを具備し、上記第
２の放電回路は、上記第１の放電回路が活性化された後
に活性化されることを特徴としている。

【００１３】請求項２に記載したように、請求項１に記
載の半導体記憶装置において、前記第２の放電回路の活
性化と非活性化を制御するための放電回路制御手段を更
に具備し、前記第２の放電回路は、上記放電回路制御手
段の制御により、前記第１の放電回路が活性化した後に
活性化されることを特徴とする。

【００１４】請求項３に記載したように、請求項１また
は２に記載の半導体記憶装置において、前記第１の基準
電位から前記第２の基準電位を生成する基準電位生成手
段を更に具備することを特徴とする。

【００１５】請求項４に記載したように、請求項１ない
し３いずれか１つの項に記載の半導体記憶装置におい
て、前記第２の放電回路は、ウェル領域中に形成された
第１導電型のＭＯＳトランジスタを含んで構成され、上
記ウェル領域には前記第２の基準電位が印加されること
を特徴とする。

【００１６】請求項５に記載したように、請求項１ない
し４いずれか１つの項に記載の半導体記憶装置におい
て、前記第１の放電回路は、第２の基準電位が印加され
るウェル領域中に形成された第１導電型のＭＯＳトラン
ジスタと、電流通路が上記第１導電型のＭＯＳトランジ
スタと直列に接続された第２導電型のＭＯＳトランジス
タとを含んで構成され、上記第２導電型のＭＯＳトラン
ジスタのゲートには前記第１の基準電位が印加され、ド
レインには上記第１導電型のＭＯＳトランジスタのドレ
インが接続されることを特徴とする。

【００１７】また、この発明の請求項６に記載した半導
体記憶装置は、メモリセルが行列状に配置されたメモリ
セルアレイと、このメモリセルアレイ中のワード線を選
択的に駆動するワード線ドライバ回路と、上記メモリセ
ルアレイ中のメモリセルから読み出されたデータを増幅
するセンスアンプと、上記センスアンプに電源電圧を降
圧した電位を与える電源降圧回路と、上記電源電圧から
負電圧を生成して上記メモリセルアレイ及び上記ワード
線ドライバ回路に与える負電圧発生回路と、上記電源電
圧で動作する周辺回路と、上記電源電圧で動作し、デー
タの入出力を行うためのＩ／Ｏバッファとを具備し、上
記ワード線ドライバ回路は、上記ワード線の非活性化時
にワード線を電源電圧の低レベル側に放電するための第
１の放電パスと、この第１の放電パスにより上記ワード
線の電位が電源電圧の低レベル側に放電された後に、上
記ワード線を上記負電圧発生回路の出力電位に放電する
ための第２の放電パスとを備えることを特徴としてい
る。

【００１８】更に、この発明の請求項７に記載した半導
体記憶装置は、メモリセルが行列状に配置されたメモリ
セルアレイと、上記メモリセルアレイの任意の行を選択
するためのワード線と、上記ワード線を選択的に駆動す
るワード線ドライバ回路と、上記メモリセルアレイ中の
メモリセルから読み出されたデータを増幅するセンスア
ンプと、上記メモリセルアレイの列を選択するカラム選
択ゲートと、上記カラム選択ゲートの出力信号がＤＱバ
スを介して供給されるＩ／Ｏバッファと、ローアドレス
信号が入力されるローアドレスバッファと、このローア
ドレスバッファの出力信号が供給され、上記ワード線ド
ライバ回路にプリデコード信号を供給するロー・プリデ
コーダと、このロー・プリデコーダの出力信号が供給さ
れ、ワード線プルダウン信号を生成して上記ワード線ド
ライバ回路を制御する信号発生回路と、ローアドレスス
トローブ信号に応答して上記ローアドレスバッファ、上
記信号発生回路及び上記センスアンプを制御するロー系
制御回路と、カラムアドレス信号が入力されるカラムア
ドレスバッファと、このカラムアドレスバッファの出力
信号が供給され上記カラム選択ゲートにデコード信号を
供給するカラムデコーダと、カラムアドレスストローブ
信号に応答して上記カラムアドレスバッファ及び上記Ｉ
／Ｏバッファを制御するカラム系制御回路とを具備し、
上記ワード線ドライバ回路は、上記ワード線の非活性化
時に上記ワード線を第１の基準電位に放電する第１の放
電手段と、この第１の放電手段により上記ワード線の電
位が第１の基準電位に放電された後に、上記ワード線を
上記第１の基準電位よりも低い第２の基準電位に放電す
る第２の放電手段とを備えることを特徴としている。

【００１９】請求項８に記載したように、請求項７に記
載の半導体記憶装置において、前記第２の基準電位を生
成する基準電位生成手段を更に具備することを特徴とす
る。請求項９に記載したように、請求項８に記載の半導
体記憶装置において、前記基準電位生成手段は、リング
オシレータとチャージポンプ回路とを備え、電源電圧か
ら負の電位を生成することを特徴とする。

【００２０】この発明の請求項１０に記載したワード線
ドライバ回路は、ロー・プリデコード信号が供給される
ＮＡＮＤゲートと、電流通路の一端が第１の電位供給源
に接続され、電流通路の他端がワード線に接続され、ゲ
ートに上記ＮＡＮＤゲートの出力信号が供給され、ワー
ド線を第１の電位に充電する第１導電型の第１ＭＯＳト
ランジスタと、電流通路の一端が上記ワード線に接続さ
れ、電流通路の他端が第２の電位供給源に接続され、ゲ
ートに上記ＮＡＮＤゲートの出力信号が供給され、バッ
クゲートに第３の電位供給源が接続され、ワード線を第
２の電位に放電する第２導電型の第２ＭＯＳトランジス
タと、電流通路の一端が上記ＮＡＮＤゲートの出力端に
接続され、ゲートにワード線プルダウン信号が供給さ
れ、ワード線の放電時に遮断される第１導電型の第３Ｍ
ＯＳトランジスタと、電流通路の一端が上記ワード線に
接続され、電流通路の他端及びバックゲートが第３の電
位供給源に接続され、ゲートが上記第３ＭＯＳトランジ
スタの電流通路の他端に接続され、ワード線を上記第２
の電位よりも低い第３の電位に放電する第２導電型の第
４ＭＯＳトランジスタと、電流通路の一端が上記第３Ｍ
ＯＳトランジスタの電流通路の他端に接続され、電流通
路の他端及びバックゲートが第３の電位供給源に接続さ
れ、ゲートがワード線に接続された第２導電型の第５Ｍ
ＯＳトランジスタとを具備することを特徴としている。

【００２１】請求項１１に記載したように、請求項１０
に記載のワード線ドライバ回路において、前記ＮＡＮＤ
ゲートの出力信号のレベルを第３の電位に変換して前記
第２ＭＯＳトランジスタのゲートに供給するレベル変換
回路を更に具備することを特徴とする。

【００２２】請求項１２に記載したように、請求項１１
に記載のワード線ドライバ回路において、前記レベル変
換回路は、入力端子が前記ＮＡＮＤゲートの出力端子に
接続されたインバータと、電流通路の一端が上記インバ
ータの出力端子に接続され、ゲートが第２の電位供給源
に接続された第１導電型の第６ＭＯＳトランジスタと、
電流通路の一端が第１の電位供給源に接続され、ゲート
が上記インバータの出力端子に接続された第１導電型の
第７ＭＯＳトランジスタと、電流通路の一端が上記第７
ＭＯＳトランジスタの電流通路の他端及び前記第２ＭＯ
Ｓトランジスタのゲートに接続され、電流通路の他端及
びバックゲートが前記第３の電位供給源に接続され、ゲ
ートが上記第６ＭＯＳトランジスタの電流通路の他端に
接続された第２導電型の第８ＭＯＳトランジスタと、電
流通路の一端が上記第６ＭＯＳトランジスタの電流通路
の他端に接続され電流通路の他端及びバックゲートが前
記第３の電位供給源に接続され、ゲートが上記第７ＭＯ
Ｓトランジスタの電流通路の他端に接続された第２導電
型の第９ＭＯＳトランジスタとを備えることを特徴とす
る。

【００２３】また、この発明の請求項１３に記載したワ
ード線ドライバ回路は、ロー・プリデコード信号が供給
されるＮＡＮＤゲートと、電流通路の一端が第１の電位
供給源に接続され、電流通路の他端がワード線に接続さ
れ、ゲートに上記ＮＡＮＤゲートの出力信号が供給さ
れ、ワード線を第１の電位に充電する第１導電型の第１
ＭＯＳトランジスタと、電流通路の一端が上記ワード線
に接続され、ゲートが第２の電位供給源に接続された第
１導電型の第２ＭＯＳトランジスタと、電流通路の一端
が上記第２ＭＯＳトランジスタの電流通路の他端に接続
され、電流通路の他端及びバックゲートが上記第２の電
位供給源に接続され、ゲートに上記ＮＡＮＤゲートの出
力信号が供給され、上記第２ＭＯＳトランジスタととも
にワード線を第２の電位に放電する第２導電型の第３Ｍ
ＯＳトランジスタと、電流通路の一端が上記ＮＡＮＤゲ
ートの出力端子に接続され、ゲートにワード線プルダウ
ン信号が供給され、ワード線の放電時に遮断される第１
導電型の第４ＭＯＳトランジスタと、電流通路の一端が
ワード線に接続され、電流通路の他端及びバックゲート
が第３の電位供給源に接続され、ゲートが上記第４ＭＯ
Ｓトランジスタの電流通路の他端に接続され、ワード線
を上記第２の電位よりも低い第３の電位に放電する第２
導電型の第５ＭＯＳトランジスタと、電流通路の一端が
上記第４ＭＯＳトランジスタの電流通路の他端に接続さ
れ、電流通路の他端及びバックゲートが第３の電位供給
源に接続され、ゲートがワード線に接続された第２導電
型の第６ＭＯＳトランジスタとを具備することを特徴と
している。

【００２４】この発明の請求項１４に記載したワード線
の駆動方法は、メモリセルが行列状に配置されたメモリ
セルアレイと、上記メモリセルアレイの任意の行を選択
するためのワード線と、上記ワード線の活性化時にワー
ド線を充電する充電回路、上記ワード線を第１の基準電
位に放電する第１の放電回路及び上記ワード線を上記第
１の基準電位よりも低い第２の基準電位に放電する第２
の放電回路を有し、上記ワード線の活性化と非活性化と
を制御するワード線ドライバ回路とを備えた半導体記憶
装置であって、上記ワード線の活性化時に、上記充電回
路でワード線を充電する第１のステップと、上記ワード
線の非活性化時に、上記第１の放電回路でワード線を第
１の基準電位に放電する第２のステップと、上記第１の
基準電位に放電されたワード線を、上記第２の放電回路
で第２の基準電位に放電する第３のステップとを具備す
ることを特徴としている。

【００２５】更に、この発明の請求項１５に記載したワ
ード線の駆動方法は、メモリセルが行列状に配置された
メモリセルアレイと、上記メモリセルアレイの任意の行
を選択するためのワード線と、上記ワード線を選択的に
駆動するワード線ドライバ回路と、上記メモリセルアレ
イ中のメモリセルから読み出されたデータを増幅するセ
ンスアンプと、上記メモリセルアレイの列を選択するカ
ラム選択ゲートと、上記カラム選択ゲートの出力信号が
ＤＱバスを介して供給されるＩ／Ｏバッファと、ローア
ドレス信号が入力されるローアドレスバッファと、この
ローアドレスバッファの出力信号が供給され、上記ワー
ド線ドライバ回路にプリデコード信号を供給するロー・
プリデコーダと、このロー・プリデコーダの出力信号が
供給され、ワード線プルダウン信号を生成して上記ワー
ド線ドライバ回路を制御する信号発生回路と、ローアド
レスストローブ信号に応答して上記ローアドレスバッフ
ァ、上記信号発生回路及び上記センスアンプを制御する
ロー系制御回路と、カラムアドレス信号が入力されるカ
ラムアドレスバッファと、このカラムアドレスバッファ
の出力信号が供給され上記カラム選択ゲートにデコード
信号を供給するカラムデコーダと、カラムアドレススト
ローブ信号に応答して上記カラムアドレスバッファ及び
上記Ｉ／Ｏバッファを制御するカラム系制御回路とを具
備する半導体記憶装置であって、上記ロー系制御回路の
制御により、ローアドレス信号をローアドレスストロー
ブ信号に応答してローアドレスバッファに取り込む第１
のステップと、上記ローアドレスバッファの出力信号を
上記ロー・プリデコーダでデコードしてプリデコード信
号を生成する第２のステップと、上記プリデコード信号
を上記ワード線ドライバ回路に供給して選択されたワー
ド線を充電して活性化する第３のステップと、上記ロー
プリデコード信号を受け、上記ロー系制御回路の制御に
基づいて、上記信号発生回路でワード線プルダウン信号
を生成し、上記ワード線ドライバ回路に供給する第４の
ステップと、上記ワード線の非活性化時に、上記ワード
線ドライバ回路によりワード線を第１の基準電位に放電
する第５のステップと、第１の基準電位に放電されたワ
ード線を上記第１の基準電位よりも低い第２の基準電位
に放電する第６のステップとを具備することを特徴とし
ている。

【００２６】請求項１のような構成によれば、ワード線
の非活性化時に、第１の放電回路でワード線の電荷を第
１の基準電位に放電した後、第２の放電回路で上記第１
の基準電位よりも低い第２の基準電位に放電するので、
第２の基準電位を生成する回路には大きな電流駆動能力
は必要ない。また、ワード線の昇圧を行わないので、ワ
ード線の昇圧に起因する問題を回避でき、チップサイズ
を縮小できるとともにスタンバイ時の消費電力を削減で
き、製造コストも低減できる。

【００２７】請求項２に示すように、放電回路制御手段
を設けて第２の放電回路を制御すれば、第１の放電回路
と第２の放電回路の放電動作のタイミングを確実に設定
できる。

【００２８】請求項３に示すように、基準電位生成手段
を設ける際に、この基準電位生成手段の電流駆動能力は
小さくて済み、チップサイズを縮小できるので容易にワ
ンチップ化でき、スタンバイ時の消費電力も削減でき
る。

【００２９】請求項４または５に示すように、第２の基
準電位が印加されるウェル領域中形成したＭＯＳトラン
ジスタで第２の放電回路を構成すれば、最小限の素子数
で第２の放電回路を形成できる。

【００３０】請求項６のような構成によれば、ワード線
の非活性化時に、第１の放電パスでワード線を電源電位
の低レベル側に放電した後、第２の放電パスで負電圧発
生回路の出力電位に放電するので、負電圧発生回路には
大きな電流駆動能力は必要ない。また、ワード線の昇圧
を行わないので、ワード線の昇圧に起因する問題を回避
でき、チップサイズを縮小できるとともにスタンバイ時
の消費電力を削減でき、製造コストも低減できる。

【００３１】請求項７のような構成によれば、ワード線
の非活性化時に、第１の放電手段でワード線を第１の基
準電位に放電した後、第２の放電手段で上記第１の基準
電位よりも低い第２の基準電位に放電するので、第２の
基準電位を生成する回路には大きな電流駆動能力は必要
ない。また、ワード線の昇圧を行わないので、ワード線
の昇圧に起因する問題を回避でき、チップサイズを縮小
できるとともにスタンバイ時の消費電力を削減でき、製
造コストも低減できる。

【００３２】請求項８に示すように、基準電位生成手段
を設ける際に、この基準電位生成手段の電流駆動能力は
小さくて済み、チップサイズを縮小できるので容易にワ
ンチップ化でき、スタンバイ時の消費電力も削減でき
る。

【００３３】請求項９に示すように、リングオシレータ
とチャージポンプ回路を用いれば電源電圧から容易に負
電位を生成できる。請求項１０のような構成によれば、
ワード線ドライバ回路は、ワード線を第２ＭＯＳトラン
ジスタの電流通路を介したパスで放電した後、第４ＭＯ
Ｓトランジスタの電流通路を介したパスで放電するの
で、第２の電位を生成する回路には大きな電流駆動能力
は必要ない。よって、チップサイズを縮小できるととも
にスタンバイ時の消費電力を削減でき、製造コストも低
減できる。

【００３４】請求項１１に示すように、レベル変換回路
を設ければワード線が第２の電位でバイアスされている
ときに、第２ＭＯＳトランジスタの電流通路を介してリ
ーク電流が流れるのを防止できる。

【００３５】請求項１２に示すように、レベル変換回路
は、第６ないし第９ＭＯＳトランジスタで形成できる。
請求項１３のような構成によれば、ワード線ドライバ回
路は、ワード線を第３ＭＯＳトランジスタの電流通路を
介したパスで放電した後、第５ＭＯＳトランジスタの電
流通路を介したパスで放電するので、第２の電位を生成
する回路には大きな電流駆動能力は必要ない。よって、
チップサイズを縮小できるとともにスタンバイ時の消費
電力を削減でき、製造コストも低減できる。しかも、ワ
ード線が第２の電位でバイアスされているときに、第２
ＭＯＳトランジスタがオフするので、ワード線から第３
ＭＯＳトランジスタの電流通路を介してリーク電流が流
れるのを遮断できる。

【００３６】請求項１４のような方法によれば、ワード
線の非活性化時に、第２のステップでワード線の電荷を
第１の基準電位に放電した後、第３のステップで上記第
１の基準電位よりも低い第２の基準電位に放電するの
で、２段階の動作でワード線の放電を行うことになる。
よって、第２の基準電位を生成する回路は、第３のステ
ップでのみ動作すれば良く、大きな電流駆動能力は必要
ないので、チップサイズを縮小できるとともにスタンバ
イ時の消費電力を削減でき、製造コストも低減できる。
また、ワード線の昇圧を行わないので、ワード線の昇圧
に起因する問題を回避できる。

【００３７】請求項１５のような方法によれば、ワード
線の非活性化時に、第５のステップでワード線を第１の
基準電位に放電した後、第６のステップで上記第１の基
準電位よりも低い第２の基準電位に放電するので、２段
階の動作でワード線の放電を行うことになる。よって、
第２の基準電位を生成する回路は、第６のステップでの
み動作すれば良く、大きな電流駆動能力は必要ないの
で、チップサイズを縮小できるとともにスタンバイ時の
消費電力を削減でき、製造コストも低減できる。また、
ワード線の昇圧を行わないので、ワード線の昇圧に起因
する問題を回避できる。

【００３８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１及び図２はそれぞ
れ、この発明の第１の実施の形態に係る半導体記憶装置
について説明するためのもので、図１は電源系を抽出し
て概略的に示す回路図、図２は図１の回路の詳細な構成
例を示す回路図である。図１１と同様に、電源系の回路
は、メモリセルアレイ１１、センスアンプ１２、ワード
線ドライバ回路１３、ＤＲＡＭの周辺回路１４、Ｉ／Ｏ
バッファ１５、Ｖｂｂ発生回路１６及び電源降圧回路１
７などを含んで構成されている。上記メモリセルアレイ
１１とセンスアンプ１２は、上記電源降圧回路１７の出
力電位とＶｂｂ発生回路１６の出力電位Ｖｂｂで動作す
る。上記ワード線ドライバ回路１３は、電源電位Ｖｃ
ｃ，ＶｓｓとＶｂｂ発生回路１６の出力電位Ｖｂｂで動
作する。上記ＤＲＡＭの周辺回路１４、Ｉ／Ｏバッファ
１５及びＶｂｂ発生回路１６は、電源電位Ｖｃｃ，Ｖｓ
ｓで動作する。この図１に示す回路が図１３に示した回
路と相違するのは、ワード線ドライバ回路１３に電位Ｖ
ｂｂのみならず電位Ｖｓｓが供給されていることであ
る。

【００３９】図２に示す如く、上記ＤＲＡＭの周辺回路
１４には、ローアドレスバッファ３０、ロー系制御回路
３１、ロー・プリデコーダ３２、信号発生回路３３、カ
ラムアドレスバッファ３４、カラム系制御回路３５、カ
ラムデコーダ３６、カラム選択ゲート３７、ＤＱバス３
８及び外部Ｉ／Ｏバス３９等が含まれている。

【００４０】メモリセルアレイ１１は、図１２に示した
ようなダイナミック型のメモリセルが行列状に配置され
て構成されている。上記ロー系制御回路３１は、／ＲＡ
Ｓ（符号の前に付した“／”は反転信号、すなわちバー
を意味する）信号を受けて上記ローアドレスバッファ３
０を制御する。上記ローアドレスバッファ３０は、上記
ロー系制御回路３１の制御により、／ＲＡＳ信号がロー
レベルの時にローアドレス信号ＡＲ０〜ＡＲ５をラッチ
し、ロー・プリデコーダ３２にラッチ信号を供給する。
ロー・プリデコーダ３２によるロー・プリデコード信号
ＸＡｊ（ｊ＝０，１，２，３）、ＸＢｋ（ｋ＝０，１，
２，３）及びＸＣｌ（ｌ＝０，１，２，３）はワード線
ドライバ回路１３に供給され、このワード線ドライバ回
路１３によってメモリセルアレイ１１中の選択されたワ
ード線が駆動される。上記信号発生回路３３は、上記ロ
ー・プリデコード信号ＸＡｊ，ＸＢｋ，ＸＣｌと、ロー
系制御回路３１で発生される／ＲＡＳ信号の反転信号
（ＲＡＳｉｎｔ）とを受けて動作し、ワード線プルダウ
ン信号／ＷＰＤＷＮを生成する。

【００４１】上記カラムアドレスバッファ３４は、カラ
ム系制御回路３５の制御により、／ＣＡＳ信号がローレ
ベルになった時に、カラムアドレス信号ＡＣをラッチす
る。このカラムアドレスバッファ３４の出力信号は、カ
ラムデコーダ３６に供給されてデコードされる。上記カ
ラムデコーダ３６によるデコード信号は、カラム選択ゲ
ート３７に供給される。メモリセルアレイ１１から読み
出されたデータは、センスアンプ１２で増幅された後、
カラム選択ゲート３７及びＤＱバス３８介してＩ／Ｏバ
ッファ１５に供給され、外部Ｉ／Ｏバス３９に出力され
る。一方、外部Ｉ／Ｏバス３９に入力された書き込みデ
ータは、Ｉ／Ｏバッファ１５、ＤＱバス３８、カラム選
択ゲート３７及びセンスアンプ１２をそれぞれ介してメ
モリセルアレイ１１に供給される。そして、上記Ｉ／Ｏ
バッファ１５は、上記カラム系制御回路３５の出力信号
で制御され、データの入出力が制御されるようになって
いる。

【００４２】図３は、上記図１及び図２に示したＤＲＡ
Ｍにおけるワード線ドライバ回路１３の構成例を１本の
ワード線に着目して示す回路図である。ワード線ドライ
バ回路１３は、３入力ＮＡＮＤゲート１８、ＰＭＯＳト
ランジスタ２４，２５及びＮＭＯＳトランジスタ２６，
２７，２８を含んで構成されている。上記ＮＭＯＳトラ
ンジスタ２６，２７，２８はそれぞれ、ウェル領域中に
形成されており、このウェル領域には上記Ｖｂｂ発生回
路１６の出力電位Ｖｂｂが印加されている。上記ＮＡＮ
Ｄゲート１８の入力端には、ロー・プリデコーダ３２か
ら出力されるロー・プリデコード信号ＸＡｊ（ｊ＝０，
１，２，３）、ＸＢｋ（ｋ＝０，１，２，３）及びＸＣ
ｌ（ｌ＝０，１，２，３）が供給される。このＮＡＮＤ
ゲート１８の出力端子Ｎ１にはトランジスタ２４のゲー
ト、トランジスタ２５のソース及びトランジスタ２８の
ゲートがそれぞれ接続されている。上記トランジスタ２
４のソースは電源Ｖｃｃに接続され、ドレインはワード
線ＷＬに接続される。上記トランジスタ２５のドレイン
は上記ＭＯＳトランジスタ２６のドレイン及び上記ＭＯ
Ｓトランジスタ２７のゲートに接続され、ゲートには上
記信号発生回路３３から出力されるワード線プルダウン
信号／ＷＰＤＷＮが供給される。上記ＭＯＳトランジス
タ２６のソース及びバックゲートは、上記Ｖｂｂ発生回
路１６の出力端子に接続され、ゲートはワード線ＷＬに
接続される。上記トランジスタ２７のソース及びバック
ゲートは上記Ｖｂｂ発生回路１６の出力端子に接続さ
れ、ドレインはワード線ＷＬに接続される。そして、上
記トランジスタ２８のソースは電源Ｖｓｓに接続され、
ドレインはワード線ＷＬに接続され、バックゲートは上
記Ｖｂｂ発生回路１６の出力端子に接続されている。

【００４３】上記トランジスタ２８は、ワード線ＷＬの
電位をＶｃｃレベルからＶｓｓレベルに低下させるため
の第１のプルダウン用であり第１の放電回路として働
く。上記トランジスタ２７は、ワード線ＷＬの電位をＶ
ｓｓレベルからＶｂｂレベルに低下させるための第２の
プルダウン用であり第２の放電回路として働く。

【００４４】図４は、上記図３における第１，第２のプ
ルダウン用ＮＭＯＳトランジスタ２８，２７の構成例を
示す断面図である。Ｎ型の半導体基板１００の表面領域
中にＰ型のウェル領域１０１が形成され、このウェル領
域１０１中にトランジスタ２８，２７のソース，ドレイ
ン領域１０２，１０３，１０４が形成されている。この
ウェル領域１０１には、高濃度のＰ型不純物拡散領域１
０５を介してＶｂｂ発生回路１６の出力電位Ｖｂｂが印
加される。図４の例では、パターン占有面積の増大を抑
制するためにトランジスタ２８，２７のドレイン領域１
０３が共用されており、このドレイン領域１０３はワー
ド線ＷＬに接続される。そして、上記トランジスタ２８
のソース領域１０２には電源電位Ｖｓｓが印加され、上
記トランジスタ２７のソース領域１０４には電位Ｖｂｂ
が印加されるようになっている。なお、図示していない
が、ＮＭＯＳトランジスタ２６も上記ウェル領域１０１
中に形成されている。

【００４５】図５は、上記図２に示した回路における信
号発生回路３３の構成例を示す回路図である。この回路
は、ＰＭＯＳトランジスタ４０Ａ，４７Ａ，４８Ａ，４
９Ａ，５０Ａ，５１Ａ，４０Ｂ，４７Ｂ，４８Ｂ，４９
Ｂ，５０Ｂ，５１Ｂ，４０Ｃ，４７Ｃ，４８Ｃ，４９
Ｃ，５０Ｃ，５１Ｃ、ＮＭＯＳトランジスタ４１Ａ，４
３Ａ，４４Ａ，４５Ａ，４６Ａ，４１Ｂ，４３Ｂ，４４
Ｂ，４５Ｂ，４６Ｂ，４１Ｃ，４３Ｃ，４４Ｃ，４５
Ｃ，４６Ｃ、インバータ４２Ａ，４２Ｂ，４２Ｃ、ＮＡ
ＮＤゲート５２及びインバータ５３−１〜５３−５が縦
続接続されて形成された遅延回路５３などから構成され
ている。

【００４６】ロー系制御回路３１から出力される信号Ｒ
ＡＳｉｎｔは、トランジスタ４０Ａ，４１Ａのゲートに
供給される。トランジスタ４０Ａのソースは電源Ｖｃｃ
に接続され、ドレインはインバータ４２Ａの入力端子に
接続される。トランジスタ４１Ａのソースは電源Ｖｓｓ
に接続され、そのドレインと上記トランジスタ４０Ａの
ドレインとの間には、トランジスタ４３Ａ，４４Ａ，４
５Ａ，４６Ａの電流通路が並列接続されている。上記イ
ンバータ４２Ａの入力端子と電源Ｖｃｃ間には、トラン
ジスタ４７Ａ，４８Ａ，４９Ａ，５０Ａの電流通路が直
列接続されている。また、上記インバータ４２Ａの入力
端子と電源Ｖｃｃ間には、トランジスタ５１Ａの電流通
路が接続され、このトランジスタ５１Ａのゲートには上
記インバータ４２Ａの出力端子が接続される。そして、
上記トランジスタ４３Ａ，４７Ａのゲートにはロー・プ
リデコード信号ＸＡ０、上記トランジスタ４４Ａ，４８
Ａのゲートにはロー・プリデコード信号ＸＡ１、上記ト
ランジスタ４５Ａ，４９Ａのゲートにはロー・プリデコ
ード信号ＸＡ３及び上記トランジスタ４６Ａ，５９Ａの
ゲートにはロー・プリデコード信号ＸＡ３がそれぞれ供
給されてオン／オフ制御される。

【００４７】また、ロー系制御回路３１から出力される
信号ＲＡＳｉｎｔは、トランジスタ４０Ｂ，４１Ｂのゲ
ートに供給される。トランジスタ４０Ｂのソースは電源
Ｖｃｃに接続され、ドレインはインバータ４２Ｂの入力
端子に接続される。トランジスタ４１Ｂのソースは電源
Ｖｓｓに接続され、そのドレインと上記トランジスタ４
０Ｂのドレインとの間には、トランジスタ４３Ｂ，４４
Ｂ，４５Ｂ，４６Ｂの電流通路が並列接続されている。
上記インバータ４２Ｂの入力端子と電源Ｖｃｃ間には、
トランジスタ４７Ｂ，４８Ｂ，４９Ｂ，５０Ｂの電流通
路が直列接続されている。また、上記インバータ４２Ｂ
の入力端子と電源Ｖｃｃ間には、トランジスタ５１Ｂの
電流通路が接続され、このトランジスタ５１Ｂのゲート
には上記インバータ４２Ｂの出力端子が接続される。そ
して、上記トランジスタ４３Ｂ，４７Ｂのゲートにはロ
ー・プリデコード信号ＸＢ０、上記トランジスタ４４
Ｂ，４８Ｂのゲートにはロー・プリデコード信号ＸＢ
１、上記トランジスタ４５Ｂ，４９Ｂのゲートにはロー
・プリデコード信号ＸＢ３及び上記トランジスタ４６
Ｂ，５９Ｂのゲートにはロー・プリデコード信号ＸＢ３
がそれぞれ供給されてオン／オフ制御される。

【００４８】更に、ロー系制御回路３１から出力される
信号ＲＡＳｉｎｔは、トランジスタ４０Ｃ，４１Ｃのゲ
ートに供給される。トランジスタ４０Ｃのソースは電源
Ｖｃｃに接続され、ドレインはインバータ４２Ｃの入力
端子に接続される。トランジスタ４１Ｃのソースは電源
Ｖｓｓに接続され、そのドレインと上記トランジスタ４
０Ｃのドレインとの間には、トランジスタ４３Ｃ，４４
Ｃ，４５Ｃ，４６Ｃの電流通路が並列接続されている。
上記インバータ４２Ｃの入力端子と電源Ｖｃｃ間には、
トランジスタ４７Ｃ，４８Ｃ，４９Ｃ，５０Ｃの電流通
路が直列接続されている。また、上記インバータ４２Ｃ
の入力端子と電源Ｖｃｃ間には、トランジスタ５１Ｃの
電流通路が接続され、このトランジスタ５１Ｃのゲート
には上記インバータ４２Ｃの出力端子が接続される。そ
して、上記トランジスタ４３Ｃ，４７Ｃのゲートにはロ
ー・プリデコード信号ＸＣ０、上記トランジスタ４４
Ｃ，４８Ｃのゲートにはロー・プリデコード信号ＸＣ
１、上記トランジスタ４５Ｃ，４９Ｃのゲートにはロー
・プリデコード信号ＸＣ３及び上記トランジスタ４６
Ｃ，５９Ｃのゲートにはロー・プリデコード信号ＸＣ３
がそれぞれ供給されてオン／オフ制御される。

【００４９】上記各インバータ４２Ａ，４２Ｂ，４２Ｃ
の出力端子はそれぞれ、上記ＮＡＮＤゲート５２の入力
端子に接続され、このＮＡＮＤゲート５２の出力信号が
遅延回路５３を介してワード線プルダウン信号／ＷＰＤ
ＷＮとして出力される。

【００５０】図６は、上記図１及び図２に示した回路に
おけるＶｂｂ発生回路１６の構成例を示している。この
回路は、リングオシレータ５５とチャージポンプ回路５
６とで構成される。リングオシレータ５５は、奇数段の
インバータ５７−１〜５７−３がリング状に接続されて
形成されている。チャージポンプ回路５６は、キャパシ
タ５８、ＮＭＯＳトランジスタ５９，６０及びキャパシ
タ６１で形成されている。上記キャパシタ５８の一方の
電極には、上記リングオシレータ５５の発振出力が供給
される。上記トランジスタ５９（しきい値電圧Ｖｔｈ
１）のドレイン及びゲートは、上記キャパシタ５８の他
方の電極に接続され、ソースは電源Ｖｓｓに接続されて
いる。上記トランジスタ６０（しきい値電圧Ｖｔｈ２）
のソースは上記キャパシタ５８の他方の電極に接続さ
れ、ドレイン及びゲートはＶｂｂ出力端子６２に接続さ
れる。上記トランジスタ５９，６０のバックゲートは上
記Ｖｂｂ出力端子６２に接続される。上記キャパシタ６
１は、上記Ｖｂｂ出力端子６２と電源Ｖｓｓ間に接続さ
れている。このキャパシタ６１は、上記トランジスタ５
９，６０をウェル領域中に形成することにより、このウ
ェル領域と半導体基板とのＰＮ接合を利用して形成でき
る。

【００５１】図７は、上記図６に示した回路の動作波形
図である。基板ノードＳＵＢの初期値が０Ｖとすると、
リングオシレータ５５が発振してノードＡに矩形波が入
力されると、キャパシタ・カップリングによりノードＡ
の電位の立ち上がり（ｔ１）に応答してノードＢの電位
が０ＶからＶｃｃレベルに立ち上がる。これによって、
トランジスタ５９がオンするので、ノードＢはこのトラ
ンジスタ５９がオフする電位Ｖｔｈ１まで放電される。
次に、ノードＡの電位が０Ｖに低下すると（ｔ２）、再
びキャパシタ・カップリングによりノードＢの電位は−
Ｖｃｃ＋Ｖｔｈ１まで放電される。これによって、トラ
ンジスタ６０がオンするので、ノードＢはトランジスタ
６０がオフする電位−Ｖｔｈ２までプルアップされ、そ
の過程で基板ノードＳＵＢに電子を注入する。

【００５２】上述した動作を繰り返すことにより、基板
ノードＳＵＢのキャパシタ６１に少しずつ電子が注入さ
れ、−Ｖｃｃ＋Ｖｔｈ１＋Ｖｔｈ２の電位に達するまで
下がって行く。

【００５３】次に、上述したＤＲＡＭの動作を図８の動
作波形図を用いてローアドレス系のアクセス動作に着目
して説明する。／ＲＡＳ信号がローレベルに立ち下がる
と、ロー系制御回路３１の制御によりローアドレスバッ
ファ３０にローアドレス信号ＡＲ０〜ＡＲ５が取り込ま
れてアクセス動作が開始される。ローアドレスバッファ
３０の出力信号は、ロー・プリデコーダ３２に供給され
てプリデコードされ、選択されたロー・プリデコード信
号ＸＡｊ，ＸＢｋ，ＸＣｌがハイレベルとなり、ワード
線ドライバ回路１３及び信号発生回路３３に供給され
る。上記選択されたロー・プリデコード信号ＸＡｊ，Ｘ
Ｂｋ，ＸＣｌのハイレベルへの立ち上がりによって、ワ
ード線ＷＬがＶｃｃレベルに立ち上がる。このワード線
ＷＬのＶｃｃレベルへの立ち上がりは、図３に示したワ
ード線ドライバ回路１３中のＮＡＮＤゲート１８の出力
端子Ｎ１の電位がローレベルとなることにより、トラン
ジスタ２４がオンしてワード線ＷＬが電源電位Ｖｃｃで
充電されて行われる。また、上記／ＲＡＳ信号のローレ
ベルへの立ち下がりを受けて、ロー系制御回路３１から
出力される信号ＲＡＳｉｎｔがハイレベルに立ち上が
る。この信号ＲＡＳｉｎｔの立ち上がりとロー・プリデ
コード信号ＸＡｊ，ＸＢｋ，ＸＣｌの立ち上がりを受
け、信号発生回路３３から出力されるワード線プルダウ
ン信号／ＷＰＤＷＮがハイレベルに立ち上がる。

【００５４】次に、／ＲＡＳ信号がハイレベルに立ち上
がると、ワード線ＷＬの放電サイクルが開始される。／
ＲＡＳ信号がハイレベルに立ち上がり、信号ＲＡＳｉｎ
ｔがローレベルに立ち下がると、ロー・プリデコード信
号ＸＡｊ，ＸＢｋ，ＸＣｌは非活性化されてローレベル
となる。これによって、図３に示したワード線ドライバ
回路１３において、第１のプルダウン用トランジスタ２
８が活性化されてオンし、このトランジスタ２８の電流
通路を介した第１の放電パスにより、ワード線ＷＬは電
源電位Ｖｓｓまで放電される。そして、信号ＲＡＳｉｎ
ｔがローレベルに立ち下がると、図５に示した信号発生
回路３３から出力されるワード線プルダウン信号／ＷＰ
ＤＷＮがローレベルに立ち下がる。このとき、信号発生
回路３３中に設けた遅延回路５３によって、信号ＲＡＳ
ｉｎｔのローレベルへの立ち下がりから信号／ＷＰＤＷ
Ｎの立ち下がりまでには所定の遅延が生ずる。この遅延
時間は、ワード線ＷＬがＶｓｓレベルに低下した後、遅
延時間Δｔの経過後に信号／ＷＰＤＷＮが立ち下がるよ
うに遅延回路５３中のインバータ５３−１〜５３−５の
段数を調整して生成する。

【００５５】信号／ＷＰＤＷＮがローレベルに立ち下が
ると、図３に示したワード線ドライバ回路１３中の第２
のプルダウン用トランジスタ２７のゲートが電源電位Ｖ
ｃｃレベルに引き上げられ、このトランジスタ２７が活
性化されてオンし、電源電位Ｖｓｓレベルまで低下した
ワード線ＷＬの電位は、トランジスタ２７の電流通路を
介した第２の放電パスにより、さらにＶｂｂレベルまで
プルダウンされる。

【００５６】上記のような構成によれば、ワード線の放
電時に、ワード線ＷＬをＶｃｃレベルからＶｂｂレベル
まで放電するための電流のうち、大部分は第１のプルダ
ウン用トランジスタ２８を介して電源電位Ｖｓｓに放電
され、ワード線ＷＬがＶｓｓレベルに低下してから引き
続き第２のプルダウン用トランジスタ２７によりＶｓｓ
レベルからＶｂｂレベルに放電されるので、比較的小さ
な電流のみがＶｂｂ発生回路１６を介して放電される。
これにより、Ｖｂｂ発生回路１６に要求される電流駆動
能力は比較的小さくて済むので、スタンバイ電流を低減
して低消費電力化が図れる。また、Ｖｂｂ発生回路１６
のチップ占有面積を小さくできるので、半導体記憶装置
のチップサイズ並びに製造コストの低減が可能になる。

【００５７】次に、図６に示した構成のＶｂｂ発生回路
１６で、ワード線をＶｃｃレベルからＶｂｂレベルに放
電する場合（従来技術）とＶｓｓレベルからＶｂｂレベ
ルに放電する場合（本発明）の消費電力及びパターン面
積について、６４ＭＤＲＡＭ（２Ｋリフレッシュサイク
ル）で同時に活性化されるワード線が３２本の場合を例
にとって説明する。ここでは、ロー・サイクルタイムｔ
ＲＣを９０ｎｓ、ワード線１本あたりの容量Ｃｗｌを
１．５ｐＦ、電源電位Ｖｃｃ＝２．５Ｖ、Ｖｂｂ＝−１
Ｖとする。

【００５８】ワード線をＶｃｃレベルからＶｂｂレベル
に放電する場合、各ロー・サイクルタイムにワード線か
らＶｂｂ発生回路１６に流れ込む負荷電流Ｉｌｏａｄ
（ｃｏｎｖ．）は、Ｉｌｏａｄ（ｃｏｎｖ．）＝（Ｖｃｃ−Ｖｂｂ）Ｃｗｌ×３２／ｔＲＣ＝｛２．５−（−１）｝×（１．５Ｅ−１２）×３２／（９０Ｅ−９）＝１．８６ｍＡとなる。

【００５９】一方、ＶｓｓレベルからＶｂｂレベルに放
電する場合には、同じ条件でロー・サイクルタイムにワ
ード線からＶｂｂ発生回路１６に流れ込む負荷電流Ｉｌ
ｏａｄ（ｎｅｗ）は、Ｉｌｏａｄ（ｎｅｗ）＝（Ｖｓｓ−Ｖｂｂ）Ｃｗｌ×３２／ｔＲＣ＝１×（１．５Ｅ−１２）×３２／（９０Ｅ−９）＝０．５３ｍＡとなる。

【００６０】よって、Ｉｌｏａｄ（ｎｅｗ）／Ｉｌｏａ
ｄ（ｃｏｎｖ．）＝０．２８５であり、Ｖｂｂ発生回路
１６の消費電力を大幅に低減できる。１次近似として
は、必要なＶｂｂ発生回路のトランジスタサイズとパタ
ーン面積は、負荷電流Ｉｌｏａｄに比例する。よって、
上記図６に示したＶｂｂ発生回路のパターン占有面積
は、従来の３０％弱で済むことになり半導体記憶装置の
チップ面積削減のために効果が大きい。

【００６１】なお、図３に示した構成のワード線ドライ
バ回路では、ワード線ＷＬがＶｂｂレベルにバイアスさ
れているとき、第１のプルダウン用トランジスタ２８の
ソースがＶｂｂレベル、ドレインとゲートがＶｓｓレベ
ルにそれぞれバイアスされるので、｜Ｖｂｂ｜−Ｖｓｓ
が第１のプルダウン用トランジスタ２８のしきい値電圧
と同程度の値となり、リーク電流が生ずる恐れがある。
そこで第１のプルダウン用トランジスタ２８は、ゲート
長を長めに設定するか、チャネル領域のイオン注入量を
調整してしきい値電圧を高く設定すればよい。

【００６２】図９及び図１０はそれぞれ、この発明の第
２，第３の実施の形態に係る半導体記憶装置について説
明するためのもので、上記図３に示したワード線ドライ
バ回路の他の構成例を示しており、第１のプルダウン用
トランジスタ２８の貫通電流を低減する工夫をより積極
的に行ったものである。なお、他の部分の回路構成は第
１の実施の形態と同様である。

【００６３】図９のワード線ドライバ回路では、３入力
ＮＡＮＤゲート１８の出力をレベル変換回路６３を介し
て第１のプルダウン用トランジスタ２８のゲートに供給
している。上記レベル変換回路６４は、インバータ６
４、ＰＭＯＳトランジスタ６５，６６及びＮＭＯＳトラ
ンジスタ６７，６８から構成されている。上記インバー
タ６４の出力端子にはトランジスタ６５のゲート及びト
ランジスタ６６のソースがそれぞれ接続されている。上
記トランジスタ６５のソースは電源Ｖｃｃに接続され、
ドレインはトランジスタ２８のゲートに接続される。上
記トランジスタ６６のドレインは上記トランジスタ６７
のドレイン及び上記トランジスタ６８のゲートに接続さ
れ、ゲートには接地点Ｖｓｓが接続される。上記トラン
ジスタ６７のソース及びバックゲートは、上記Ｖｂｂ発
生回路１６の出力端子に接続され、ゲートはトランジス
タ６５のドレインに接続される。上記トランジスタ６８
のソース及びバックゲートは上記Ｖｂｂ発生回路１６の
出力端子に接続され、ドレインは上記トランジスタ６５
のドレインに接続される。

【００６４】上記のような構成では、ワード線ＷＬがＶ
ｂｂレベルにバイアスされているときにはレベル変換回
路６３によって第１のプルダウン用トランジスタ２８の
ゲートもＶｂｂレベルにバイアスされる。この際、第１
のプルダウン用トランジスタ２８のソース（ワード線Ｗ
Ｌ）はＶｂｂレベルなので、第１のプルダウン用トラン
ジスタ２８がオンする恐れはなく、このトランジスタ２
８の電流通路を介したリーク電流を確実に遮断できる。

【００６５】図１０に示すワード線ドライバ回路では、
ワード線ＷＬと第１のプルダウン用トランジスタ２８の
ドレインとの間に、ゲートを電源電位Ｖｓｓに固定した
ＰＭＯＳトランジスタ６９を挿入している。ワード線Ｗ
Ｌの電位がＶｂｂレベルに固定されている場合には、こ
のトランジスタ６９が遮断されるのでやはり貫通電流を
遮断できる。但し、この第３の実施の形態の場合には、
ワード線の放電動作時のワード線の放電波形に上記第
１，第２の実施の形態とは一部相違が生ずる。

【００６６】図１１は、上記第３の実施の形態における
動作波形図である。ワード線ＷＬの放電時には、ワード
線ＷＬはトランジスタ６９と第１のプルダウン用トラン
ジスタ２８の電流通路を介して｜Ｖｔｈｐ｜（Ｖｔｈｐ
はトランジスタ６９のしきい値電圧）まで放電される。
その後、信号／ＷＰＤＷＮがローレベルに立ち下がって
からは、ワード線ＷＬはＶｂｂレベルまで放電される。
この第３の実施の形態の場合でも、Ｖｂｂ発生回路１６
に流れ込む放電電流は、ワード線ＷＬを｜Ｖｔｈｐ｜レ
ベルからＶｂｂレベルに放電する比較的わずかな電流で
済むので、本発明の効果が大きく損なわれることはな
い。なお、上記各実施の形態ではＤＲＡＭを例にとって
説明したが、同様にしてＳＲＡＭにも適用できるのは勿
論である。

【００６７】

【発明の効果】以上説明したように、この発明によれ
ば、ロジック回路とメモリをワンチップに集積化した際
に、メモリ部の信頼性を確保しつつロジック回路部の動
作速度の低下を抑制でき、製造コストも低減できる半導
体記憶装置が得られる。また、チップサイズを縮小でき
るとともにスタンバイ時の消費電力を削減できる半導体
記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、電源系を抽出して
概略的に示す回路図。

【図２】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、図１の回路の詳細
な構成例を示す回路図。

【図３】図１及び図２に示したＤＲＡＭにおけるワード
線ドライバ回路の構成例を１本のワード線に着目して示
す回路図。

【図４】図３における第１，第２のプルダウン用トラン
ジスタの構成例を示す断面図。

【図５】図２に示した回路における信号発生回路の構成
例を示す回路図。

【図６】図１及び図２に示した回路におけるＶｂｂ発生
回路の構成例を示す回路図。

【図７】図６に示した回路の動作波形図。

【図８】この発明の第１の実施の形態に係る半導体記憶
装置の動作について説明するための動作波形図。

【図９】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、ワード線ドライバ
回路の他の構成例を１本のワード線に着目して示す回路
図。

【図１０】この発明の第３の実施の形態に係る半導体記
憶装置について説明するためのもので、ワード線ドライ
バ回路の更に他の構成例を１本のワード線に着目して示
す回路図。

【図１１】図１０に示した回路の動作について説明する
ための動作波形図。

【図１２】通常用いられているＤＲＡＭのメモリセルを
示す回路図。

【図１３】ＷＬブートレスＤＲＡＭの電源系を概略的に
示す回路図。

【図１４】図１３に示したＷＬブートレスＤＲＡＭにお
けるワード線ドライバ回路の構成例を１本のワード線に
着目して示す回路図。

【符号の説明】

１１…メモリセルアレイ、１２…センスアンプ、１３…
ワード線ドライバ回路、１５…Ｉ／Ｏバッファ、１６…
Ｖｂｂ発生回路、１８…ＮＡＮＤゲート、２４，２５，
６５，６６，６９…ＰＭＯＳトランジスタ、２６，２
７，２８，６７，６８…ＮＭＯＳトランジスタ、５５…
リングオシレータ、５６…チャージポンプ回路、６３…
レベルシフト回路、ＷＬ…ワード線、／ＷＰＤＷＮ…ワ
ード線プルダウン信号、ＸＡｊ，ＸＢｋ，ＸＣｌ…ロー
・プリデコード信号、Ｖｃｃ，Ｖｓｓ…電源電位、Ｖｂ
ｂ…負電位。

Claims

【特許請求の範囲】

【請求項１】メモリセルが行列状に配置されたメモリ
セルアレイと、上記メモリセルアレイの任意の行を選択
するためのワード線と、上記ワード線の活性化と非活性
化とを制御するためのワード線ドライバ回路とを備え、上記ワード線ドライバ回路は、上記ワード線の非活性化
時に上記ワード線の電荷を第１の基準電位に放電する第
１の放電回路と、上記ワード線の非活性化時に上記ワー
ド線の電荷を上記第１の基準電位よりも低い第２の基準
電位に放電する第２の放電回路とを具備し、上記第２の放電回路は、上記第１の放電回路が活性化さ
れた後に活性化されることを特徴とする半導体記憶装
置。
【請求項２】前記第２の放電回路の活性化と非活性化
を制御するための放電回路制御手段を更に具備し、前記第２の放電回路は、上記放電回路制御手段の制御に
より、前記第１の放電回路が活性化した後に活性化され
ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記第１の基準電位から前記第２の基準
電位を生成する基準電位生成手段を更に具備することを
特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】前記第２の放電回路は、ウェル領域中に
形成された第１導電型のＭＯＳトランジスタを含んで構
成され、上記ウェル領域には前記第２の基準電位が印加
されることを特徴とする請求項１ないし３いずれか１つ
の項に記載の半導体記憶装置。
【請求項５】前記第１の放電回路は、第２の基準電位
が印加されるウェル領域中に形成された第１導電型のＭ
ＯＳトランジスタと、電流通路が上記第１導電型のＭＯ
Ｓトランジスタと直列に接続された第２導電型のＭＯＳ
トランジスタとを含んで構成され、上記第２導電型のＭ
ＯＳトランジスタのゲートには前記第１の基準電位が印
加され、ドレインには上記第１導電型のＭＯＳトランジ
スタのドレインが接続されることを特徴とする請求項１
ないし４いずれか１つの項に記載の半導体記憶装置。
【請求項６】メモリセルが行列状に配置されたメモリ
セルアレイと、このメモリセルアレイ中のワード線を選
択的に駆動するワード線ドライバ回路と、上記メモリセ
ルアレイ中のメモリセルから読み出されたデータを増幅
するセンスアンプと、上記センスアンプに電源電圧を降
圧した電位を与える電源降圧回路と、上記電源電圧から
負電圧を生成して上記メモリセルアレイ及び上記ワード
線ドライバ回路に与える負電圧発生回路と、上記電源電
圧で動作する周辺回路と、上記電源電圧で動作し、デー
タの入出力を行うためのＩ／Ｏバッファとを具備し、上記ワード線ドライバ回路は、上記ワード線の非活性化
時にワード線を電源電圧の低レベル側に放電するための
第１の放電パスと、この第１の放電パスにより上記ワー
ド線の電位が電源電圧の低レベル側に放電された後に、
上記ワード線を上記負電圧発生回路の出力電位に放電す
るための第２の放電パスとを備えることを特徴とする半
導体記憶装置。
【請求項７】メモリセルが行列状に配置されたメモリ
セルアレイと、上記メモリセルアレイの任意の行を選択
するためのワード線と、上記ワード線を選択的に駆動す
るワード線ドライバ回路と、上記メモリセルアレイ中の
メモリセルから読み出されたデータを増幅するセンスア
ンプと、上記メモリセルアレイの列を選択するカラム選
択ゲートと、上記カラム選択ゲートの出力信号がＤＱバ
スを介して供給されるＩ／Ｏバッファと、ローアドレス
信号が入力されるローアドレスバッファと、このローア
ドレスバッファの出力信号が供給され、上記ワード線ド
ライバ回路にプリデコード信号を供給するロー・プリデ
コーダと、このロー・プリデコーダの出力信号が供給さ
れ、ワード線プルダウン信号を生成して上記ワード線ド
ライバ回路を制御する信号発生回路と、ローアドレスス
トローブ信号に応答して上記ローアドレスバッファ、上
記信号発生回路及び上記センスアンプを制御するロー系
制御回路と、カラムアドレス信号が入力されるカラムア
ドレスバッファと、このカラムアドレスバッファの出力
信号が供給され上記カラム選択ゲートにデコード信号を
供給するカラムデコーダと、カラムアドレスストローブ
信号に応答して上記カラムアドレスバッファ及び上記Ｉ
／Ｏバッファを制御するカラム系制御回路とを具備し、上記ワード線ドライバ回路は、上記ワード線の非活性化
時に上記ワード線を第１の基準電位に放電する第１の放
電手段と、この第１の放電手段により上記ワード線の電
位が第１の基準電位に放電された後に、上記ワード線を
上記第１の基準電位よりも低い第２の基準電位に放電す
る第２の放電手段とを備えることを特徴とする半導体記
憶装置。
【請求項８】前記第２の基準電位を生成する基準電位
生成手段を更に具備することを特徴とする請求項７に記
載の半導体記憶装置。
【請求項９】前記基準電位生成手段は、リングオシレ
ータとチャージポンプ回路とを備え、電源電圧から負の
電位を生成することを特徴とする請求項８に記載の半導
体記憶装置。
【請求項１０】ロー・プリデコード信号が供給される
ＮＡＮＤゲートと、電流通路の一端が第１の電位供給源
に接続され、電流通路の他端がワード線に接続され、ゲ
ートに上記ＮＡＮＤゲートの出力信号が供給され、ワー
ド線を第１の電位に充電する第１導電型の第１ＭＯＳト
ランジスタと、電流通路の一端が上記ワード線に接続さ
れ、電流通路の他端が第２の電位供給源に接続され、ゲ
ートに上記ＮＡＮＤゲートの出力信号が供給され、バッ
クゲートに第３の電位供給源が接続され、ワード線を第
２の電位に放電する第２導電型の第２ＭＯＳトランジス
タと、電流通路の一端が上記ＮＡＮＤゲートの出力端に
接続され、ゲートにワード線プルダウン信号が供給さ
れ、ワード線の放電時に遮断される第１導電型の第３Ｍ
ＯＳトランジスタと、電流通路の一端が上記ワード線に
接続され、電流通路の他端及びバックゲートが第３の電
位供給源に接続され、ゲートが上記第３ＭＯＳトランジ
スタの電流通路の他端に接続され、ワード線を上記第２
の電位よりも低い第３の電位に放電する第２導電型の第
４ＭＯＳトランジスタと、電流通路の一端が上記第３Ｍ
ＯＳトランジスタの電流通路の他端に接続され、電流通
路の他端及びバックゲートが第３の電位供給源に接続さ
れ、ゲートがワード線に接続された第２導電型の第５Ｍ
ＯＳトランジスタとを具備することを特徴とするワード
線ドライバ回路。
【請求項１１】前記ＮＡＮＤゲートの出力信号のレベ
ルを第３の電位に変換して前記第２ＭＯＳトランジスタ
のゲートに供給するレベル変換回路を更に具備すること
を特徴とする請求項１０に記載のワード線ドライバ回
路。
【請求項１２】前記レベル変換回路は、入力端子が前
記ＮＡＮＤゲートの出力端子に接続されたインバータ
と、電流通路の一端が上記インバータの出力端子に接続
され、ゲートが第２の電位供給源に接続された第１導電
型の第６ＭＯＳトランジスタと、電流通路の一端が第１
の電位供給源に接続され、ゲートが上記インバータの出
力端子に接続された第１導電型の第７ＭＯＳトランジス
タと、電流通路の一端が上記第７ＭＯＳトランジスタの
電流通路の他端及び前記第２ＭＯＳトランジスタのゲー
トに接続され、電流通路の他端及びバックゲートが前記
第３の電位供給源に接続され、ゲートが上記第６ＭＯＳ
トランジスタの電流通路の他端に接続された第２導電型
の第８ＭＯＳトランジスタと、電流通路の一端が上記第
６ＭＯＳトランジスタの電流通路の他端に接続され電流
通路の他端及びバックゲートが前記第３の電位供給源に
接続され、ゲートが上記第７ＭＯＳトランジスタの電流
通路の他端に接続された第２導電型の第９ＭＯＳトラン
ジスタとを備えることを特徴とする請求項１１に記載の
ワード線ドライバ回路。
【請求項１３】ロー・プリデコード信号が供給される
ＮＡＮＤゲートと、電流通路の一端が第１の電位供給源
に接続され、電流通路の他端がワード線に接続され、ゲ
ートに上記ＮＡＮＤゲートの出力信号が供給され、ワー
ド線を第１の電位に充電する第１導電型の第１ＭＯＳト
ランジスタと、電流通路の一端が上記ワード線に接続さ
れ、ゲートが第２の電位供給源に接続された第１導電型
の第２ＭＯＳトランジスタと、電流通路の一端が上記第
２ＭＯＳトランジスタの電流通路の他端に接続され、電
流通路の他端及びバックゲートが上記第２の電位供給源
に接続され、ゲートに上記ＮＡＮＤゲートの出力信号が
供給され、上記第２ＭＯＳトランジスタとともにワード
線を第２の電位に放電する第２導電型の第３ＭＯＳトラ
ンジスタと、電流通路の一端が上記ＮＡＮＤゲートの出
力端子に接続され、ゲートにワード線プルダウン信号が
供給され、ワード線の放電時に遮断される第１導電型の
第４ＭＯＳトランジスタと、電流通路の一端がワード線
に接続され、電流通路の他端及びバックゲートが第３の
電位供給源に接続され、ゲートが上記第４ＭＯＳトラン
ジスタの電流通路の他端に接続され、ワード線を上記第
２の電位よりも低い第３の電位に放電する第２導電型の
第５ＭＯＳトランジスタと、電流通路の一端が上記第４
ＭＯＳトランジスタの電流通路の他端に接続され、電流
通路の他端及びバックゲートが第３の電位供給源に接続
され、ゲートがワード線に接続された第２導電型の第６
ＭＯＳトランジスタとを具備することを特徴とするワー
ド線ドライバ回路。
【請求項１４】メモリセルが行列状に配置されたメモ
リセルアレイと、上記メモリセルアレイの任意の行を選
択するためのワード線と、上記ワード線の活性化時にワ
ード線を充電する充電回路、上記ワード線を第１の基準
電位に放電する第１の放電回路及び上記ワード線を上記
第１の基準電位よりも低い第２の基準電位に放電する第
２の放電回路を有し、上記ワード線の活性化と非活性化
とを制御するワード線ドライバ回路とを備えた半導体記
憶装置であって、上記ワード線の活性化時に、上記充電回路でワード線を
充電する第１のステップと、上記ワード線の非活性化時に、上記第１の放電回路でワ
ード線を第１の基準電位に放電する第２のステップと、上記第１の基準電位に放電されたワード線を、上記第２
の放電回路で第２の基準電位に放電する第３のステップ
とを具備することを特徴とするワード線の駆動方法。
【請求項１５】メモリセルが行列状に配置されたメモ
リセルアレイと、上記メモリセルアレイの任意の行を選
択するためのワード線と、上記ワード線を選択的に駆動
するワード線ドライバ回路と、上記メモリセルアレイ中
のメモリセルから読み出されたデータを増幅するセンス
アンプと、上記メモリセルアレイの列を選択するカラム
選択ゲートと、上記カラム選択ゲートの出力信号がＤＱ
バスを介して供給されるＩ／Ｏバッファと、ローアドレ
ス信号が入力されるローアドレスバッファと、このロー
アドレスバッファの出力信号が供給され、上記ワード線
ドライバ回路にプリデコード信号を供給するロー・プリ
デコーダと、このロー・プリデコーダの出力信号が供給
され、ワード線プルダウン信号を生成して上記ワード線
ドライバ回路を制御する信号発生回路と、ローアドレス
ストローブ信号に応答して上記ローアドレスバッファ、
上記信号発生回路及び上記センスアンプを制御するロー
系制御回路と、カラムアドレス信号が入力されるカラム
アドレスバッファと、このカラムアドレスバッファの出
力信号が供給され上記カラム選択ゲートにデコード信号
を供給するカラムデコーダと、カラムアドレスストロー
ブ信号に応答して上記カラムアドレスバッファ及び上記
Ｉ／Ｏバッファを制御するカラム系制御回路とを具備す
る半導体記憶装置であって、上記ロー系制御回路の制御により、ローアドレス信号を
ローアドレスストローブ信号に応答してローアドレスバ
ッファに取り込む第１のステップと、上記ローアドレスバッファの出力信号を上記ロー・プリ
デコーダでデコードしてプリデコード信号を生成する第
２のステップと、上記プリデコード信号を上記ワード線ドライバ回路に供
給して選択されたワード線を充電して活性化する第３の
ステップと、上記ロープリデコード信号を受け、上記ロー系制御回路
の制御に基づいて、上記信号発生回路でワード線プルダ
ウン信号を生成し、上記ワード線ドライバ回路に供給す
る第４のステップと、上記ワード線の非活性化時に、上記ワード線ドライバ回
路によりワード線を第１の基準電位に放電する第５のス
テップと、第１の基準電位に放電されたワード線を上記第１の基準
電位よりも低い第２の基準電位に放電する第６のステッ
プとを具備することを特徴とするワード線の駆動方法。