KR19980044333A - 접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치 - Google Patents

접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 대기상태에서 발생될 수 있는 오동작을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 행과 열방향의 매트릭스로 배열된 다수개의 메모리 셀들과, 상기 메모리 셀들을 행과 열방향의 그룹으로 분할한 다수개의 서브 메모리 셀 어레이와, 상기 서브 메모리 셀 어레이들사이에 각기 위치하며 디코딩된 로우어드레스에 응답하여 대응되는 워드라인을 활성화하기 위한 댜수개의 워드라인 드라이버들과, 이 워드라인 드라이버들을 활성화하기 위해 제어신호를 공급하기 위한 워드라인 활성화제어부들을 구비하는 반도체 메모리 장치는 상기 인접하는 워드라인간의 전원공급을 분리시키기 위하여, 상기 행방향으로 신장되며, 상기 행방향의 워드라인 드라이버들과 교대로 각기 접속되는 제1 및 제2접지전압 공급라인과; 상기 행방향으로 신장되며, 워드라인 활성화제어부들과 각기 접속되는 제3접지전압 공급라인을 구비함을 특징으로 한다.

Description

접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대기동작시 발생될 수 있는 접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치에 관한 것이다.
최근, 고집적화가 급속도로 진행되면서 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치중 칩면적의 축소에 따라 메모리 셀의 피치(Pitch)가 작아져 종전의 제1워드라인과 동일하게 메모리 셀 어레이상에 제2의 워드라인을 메탈물질로 신장시켜 상기 게이트 폴리로 이루어진 제1워드라인의 전기적 지연을 방지하기 위해 일정 블럭단위로 메모리 셀 어레이를 분할하여 게이트폴리층의 제1워드라인과 메탈층의 제2워드라인을 연결하는 방법의 스트랩(Strap)구조가 아닌 서브 워드라인 드라이버 구조를 갖는 메모리 장치에서 특히 서브 워드라인 드라이버 영역에 있어 전원라인 배치방법에 관해 이하에서 살펴볼 것이다.
도 5는 종래기술에 따라 다수개의 메모리 셀들로 이루어진 서브 메모리 셀 어레이와 이 서브 메모리 셀 어레이들 사이마다 배치되는 접지전압 공급라인들을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 상기 다수개의 서브 메모리 셀 어레이들(103)과 다수개의 워드라인 드라이버가 위치하는 드라이버 영역(서브 메모리 셀 어레이들(103)들간의 사이에 위치하는 영역)에서 워드라인을 활성화시키기 위한 컨졍션(10)으로 구성된 메모리 셀 어레이 MCA부와 이를 제어 및 데이타를 입출력하기 위한 신호를 제공하거나 입출력신호를 외부로 출력하기 위한 본딩 패드들 PAD1PAD4이 개략적으로 도시되어 있다. 특히 본딩 패드 PAD1에서 공급되는 접지전압 VSS은 메모리 셀 어레이의 서브 워드라인 드라이버영역으로 단 하나씩의 접지라인 GL1을 통해 이루어짐을 알 수 있다. 한편, 이러한 메모리 셀 어레이 MCA의 공간외의 나머지 공간에는 메모리 셀들을 통한 각종 동작을 수행하기 위한 제어신호를 제공하는 주변회로부(102)가 배치된다. 이 주변회로부(102)는 일반적인 회로들을 사용하며, 본 발명에서는 전원라인을 중심으로 살펴볼 것이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 일부분을 확대하여 도시한 구체적인 블럭도이다.
도 2를 참조하면, 전술한 서브 메모리 셀 어레이들(103) 사이에 각기 배치되는 워드라인 드라이버부(202A)와, 이 워드라인 드라이버부(202A)의 활성화를 제어하기 위한 워드라인 활성화제어부(201A) 및 상기 워드라인 드라이버부(202A)를 활성화하기 위한 신호 MWEi를 제공하는 로우 디코더(203)가 도시되어 있다. 여기서, 신호 PXi는 로우어드레스 스트로우브신호가 하이레벨에서 로우레벨로의 하강천이구간 즉 활성화구간에서 로우 어드레스신호중 하위 두 비트에 의해 발생되는 디코딩된 신호 RA0, RA1가 조합되어 발생되는 4비트의 신호중 하나의 신호이다. 이러한 신호 PXi를 입력으로 하여 도 3에 도시된 워드라인 활성화제어부(201A)는 제1인버어터(피모오스 트랜지스터(301)와 엔모오스 트랜지스터(302)가 결합된 회로)를 통해 반전된 신호와 제2인버어터(피모오스 트랜지스터(303)와 엔모오스 트랜지스터(304)가 결합된 회로)를 통해 다시 반전지연된 신호 PXiD를 출력한다. 상기 신호와 PXiD는 도 4에 도시된 워드라인 드라이버(202A)를 활성화시키는 전원으로 이용된다.
통상적으로 신호 PXi가 워드라인 드라이버(202A)의 워드라인 WLi의 활성화를 위한 전하공급용으로 사용하면 상기 워드라인 드라이버(202A)를 구성하는 엔모오스 트랜지스터(402)의 졍션 로딩(Junction Loading)과 오버랩 로딩(Overlap loading) 및 엔모오스 트랜지스터(403)의 오버랩 커패시터에 따른 커다란 로딩에 의해 전기적 신호지연이 초래되는데 이를 방지하기 위해 각 워드라인 드라이버(202A)에 해당하는 워드라인 활성화제어부(201A)를 배치하였다. 전술한 로우디코더(203)는 상기 신호 PXi를 발생하기 위해 요구되는 두 비트로 프리디코딩된 로우어드레스 RA0, RA1를 제외한 어드레스로 프리디코딩된 신호 RA2RAn가 입력되어 다시 이를 디코딩하여 신호 MWEi를 발생시키는 회로이다. 이 신호 MWEi는 도 4에 도시된 워드라인 드라이버(202A)의 엔모오스 트랜지스터들(401,403)의 드레인단자로 입력되는 신호이다. 그리고 상기 워드라인 드라이버(202A)는 서브 메모리 셀 어레이(103)내의 워드라인의 갯수에 비례하여 다수개로 배치되어, 상기 신호들 MWEi, PXiD,의 조합에 의해 생성되는 신호에 의해 해당되는 워드라인 WLi를 활성화시키기 위한 회로이다.
도 5는 도 2에 도시된 서브 메모리 셀 어레이(103) 및 센스앰프 S/A 및 등화회로를 나타낸 도면이다.
도 5를 참조하면, 열방향으로 신장되어 배열되는 다수개의 워드라인들 WL0WLn에는 상기 워드라인 드라이버(202A)의 출력신호가 인가되고, 로우방향으로 신장되어 배열되는 다수개의 비트라인쌍 BL/들 사이에는 피형센스앰프(503)와 엔형센스앰프(504)가 결합된 센스앰프 S/A가 연결된다. 또한 상기 비트라인쌍 BL/사이에는 비트라인의 프리차아지 동작을 수행하기 위해 등화신호 PEQ에 응답하는 등화회로(엔모오스 트랜지스터(501)과 (502)로 구성된 회로)가 연결된다. 그리고, 행과 열이 교차하는 지점에는 하나의 트랜지스터 M1와 하나의 커패시터 C1로 이루어진 메모리 셀이 위치한다.
도 6은 종래기술에 따른 데이타 출력동작의 출력타이밍도이다.
도 1 내지 도 6을 참조하여 전체적인 동작을 살펴보면, 먼저 로우어드레스 스트로우브신호가 대기상태인 하이레벨에서 활성화상태인 로우레벨로 천이하면, 외부에서 인가한 로우어드레스 ADDR를 입력으로 하여 디코딩된 신호 RA0RAn를 발생시킨다. 이어서 상기 디코딩된 신호 RA0, RA1에 의해 논리조합된 신호 PX0PA3와 상기 로우디코더(203)의 출력신호 MWEi를 발생시킨다. 또한 신호 PXi는 워드라인 활성화제어부(201A)에 입력되어 신호 PXiD와를 발생하며, 이 신호들 PXiD와과 상기 신호 MWEi를 조합한 신호에 의해 워드라인 WLi를 활성화시킨다. 그리고, 상기 등화신호 PEQ는 상기 RA2RAn의 상위 비트로 조합된 신호를 사용하여 하이레벨에서 로우레벨상태로 천이시켜 상기 트랜지스터(501)과 (502)를 턴오프시켜 비트라인쌍 BL/간의 전류경로를 차단한다. 이로써 비트라인전압 VBL이 상기 트랜지스터들(501,502)을 통해 비트라인쌍 BL/에 인가되다가 차단되게 된다. 이후 상기 커패시터 C1에 저장되어 있던 데이타는 워드라인 WLi에 유입되는 전압에 의해 턴온된 트랜지스터 M1를 통해 비트라인 BL에 인가되고, 이 비트라인 BL에 인가되는 전압을 상기 센스앰프 S/A를 통해 증폭하여 출력하는 독출(Read)하는 일련의 과정을 수행하게 된다. 상기 독출동작을 마치는 시점에서 로우어드레스 스트로우브신호가 활성화 상태인 로우레벨에서 대기상태인 하이레벨로 천이하게 되면, 상기 로우어드레스 스트로우브신호가 하이레벨에서 로우레벨로 천이할때의 전술한 동작의 역순으로 내부회로들이 대기상태에 놓이게 되는데, 상기와 같은 동작과정중 상기 신호 PXiD가 레벨변화 즉 천이할때 발생되는 접지전압 바운싱(Bouncing) 즉 접지전압 노이즈(Noise)가 오동작의 문제를 야기시킨다. 즉 상기 신호 PXiD/는 전체 각 워드라인 드라이버들(202A)에 인가되는 신호이기 때문에 로딩이 커서 천이할때마다 발생하는 전하가 상당히 큰데 반하여 워드라인 드라이버(202A)가 위치할 영역의 사이즈는 좁기 때문에 접지전원 공급라인 GL1이 한정된 폭을 가지게 되고, 이로인해 저항성분이 큰 문제점이 있다. 이런 조건하에서 타이밍도의 6a, 6b에 의해 발생되는 바운싱은 대기상태에 있어야 할 워드라인 WLi을 6c에 의해 활성화상태로 만든다. 이것은 도 4에 도시된 워드라인 드라이버(202A)에서 신호가 대기상태시 하이레벨인 상태에서 접지전압 공급라인 GL1이 바운싱되는 레벨만큼 엔모오스 트랜지스터(404)를 통해 워드라인 WLi에 공급되어 전술한 대기상태에서의 워드라인 활성화가 발생된다. 이러한 워드라인 WLi의 바운싱 문제는 비트라인쌍 BL/이 전원전압의 1/2만큼 프리차아지되어 있기 때문에 커패시터 C1에 저장되어 있던 데이타와 비트라인 BL간의 간섭이 되어 저장되었던 데이타는 소멸되는 문제를 야기시킨다.
본 발명의 목적은 대기상태에서 발생될 수 있는 오동작을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 워드라인 활성화제어신호의 레벨천이시 발생되는 접지전압 바운싱을 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 칩의 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공함에 있다.
도 1은 종래의 기술에 따라 메모리 셀 어레이와 전원라인의 배치를 개략적으로 나타낸 블럭도.
도 2는 도 1에 도시된 블럭도의 일부만을 확대하여 구체화시킨 회로블럭도.
도 3은 도 2에 도시된 워드라인 활성화제어부의 구체적인 회로도.
도 4는 도 2에 도시된 워드라인 드라이버의 구체적인 회로도.
도 5는 도 2에 도시된 서브 메모리 셀 어레이의 구체적인 회로도.
도 6은 종래기술에 따라 구현되는 데이타 출력동작의 타이밍도.
도 7은 본 발명에 따라 메모리 셀 어레이와 전원라인의 배치를 개략적으로 나타낸 블럭도.
도 8은 도 7에 도시된 블럭도의 일부만을 확대하여 구체화시킨 회로블럭도.
도 9는 도 8에 도시된 워드라인 활성화제어부의 구체적인 회로도.
도 10는 도 8에 도시된 워드라인 드라이버의 구체적인 회로도.
도 11은 본 발명에 따라 구현되는 데이타 출력동작의 타이밍도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 7은 본 발명의 실시예에 따라 서브 메모리 셀 어레이들 사이에 각기 배치되는 접지전압 공급라인들을 보여주는 도면이고, 도 8은 도 7에 도시된 블럭도의 일부만을 확대하여 구체화시킨 회로블럭도이다.
도 7과 도 8을 참조하면, 종래의 기술을 나타낸 도 1에 비해 본딩패드로 부터 접지전압 공급라인들 GL1GL3을 분리하여 배치하였고, 이 접지전압 공급라인들 GL1, GL2은 본딩패드들 PAD1PAD4중 한 본딩패드 PAD1에 연결되고, 나머지 접지전압 공급라인 GL3은 또 다른 본딩패드 PAD2에 연결된다. 이 두 본딩패드 PAD1, PAD2의 사용을 한 본딩패드 PAD1를 통해 전체 접지전압 공급라인 GL1GL3을 연결시킬 수도 있다.
본 발명에 따른 워드라인 활성화제어부(201B)에는 상기 접지전압 공급라인 GL3이 사용되고, 상기 워드라인 드라이버(202B)에는 상기 접지전압 공급라인 GL1과 GL2가 사용된다. 여기서, 상기 접지전압 공급라인 GL1, GL2은 각기 인접하는 워드라인 WLi간의 활성화를 타이밍을 다르게 하기 위하여 홀수번째 워드라인에는 접지전압 공급라인 GL1이 사용되고, 짝수번째 워드라인에는 접지전압 공급라인 GL2가 사용된다. 즉 각각의 인접한 워드라인 드라이버(202B)마다 상이한 접지전압 공급라인 GL1,GL2이 교대로 배치되어 있다.
도 9와 도 10에는 각기 워드라인 활성화제어부(201B)와 워드라인 드라이버(202B)의 구체회로도가 도시되어 있는데, 이는 전술한 종래의 기술에서와 같이 동일한 동작으로 하므로 여기서는 생략하기로 한다. 본 발명을 통해 나타나는 개선효과를 본 발명에 따른 출력 타이밍도를 나타낸 도 11과 함께 살펴보면, 도 6에서와 동작상의 차이는 없으나 분리시킨 접지전압 공급라인들 GL1GL3로 인해 노이즈성분이 타 라인에는 영향을 미치지 않는다는 것을 알 수 있다. 보다 구체적으로 도 9 및 도 10에 도시된 워드라인 활성화제어부(201B)와 워드라인 드라이버(202B)를 통하여 살펴보면, 신호 PXiD가 천이할때 발생되는 접지전압 노이즈(타이밍 11a, 11b)는 접지전압 공급라인 GL3에 의해 생성되어 워드라인 드라이버(202B)에는 영향을 미치지 아니하여 대기동작시의 워드라인 활성화에 의한 오동작을 방지(타이밍 11c)의 효과가 있다. 한편, 접지전압 공급라인 GL1, GL2는 서브 메모리 셀 어레이(103)에 교대로 배치되어, 접지전압 공급라인 GL1에 의해 활성화되는 워드라인 WLi이 레벨천이시 발생되는 노이즈 성분을 상기 접지전압 공급라인 GL2을 사용하는 워드라인 드라이버(202B)에는 영향을 또한 미지치 않는다. 즉 워드라인 WLi내에서도 인접한 워드라인에는 영향을 미치지 않게 하기 위한 것이다.
전술한 바와 같이, 본 발명은 대기상태에서 발생될 수 있는 오동작을 방지할 수 있는 이점을 가진다. 또한, 본 발명은 워드라인 활성화제어신호의 레벨천이시 발생되는 접지전압 바운싱을 줄일 수 있는 이점을 가진다. 또한, 본 발명은 칩의 신뢰성을 향상시킬 수 있는 이점을 가진다.

Claims (6)

  1. 행과 열방향의 매트릭스로 배열된 다수개의 메모리 셀들과, 상기 메모리 셀들을 행과 열방향의 그룹으로 분할한 다수개의 서브 메모리 셀 어레이와, 상기 서브 메모리 셀 어레이들사이에 각기 위치하며 디코딩된 로우어드레스에 응답하여 대응되는 워드라인을 활성화하기 위한 댜수개의 워드라인 드라이버들과, 이 워드라인 드라이버들을 활성화하기 위해 제어신호를 공급하기 위한 워드라인 활성화제어부들을 구비하는 반도체 메모리 장치에 있어서:
    상기 인접하는 워드라인간의 전원공급을 분리시키기 위하여, 상기 행방향으로 신장되며, 상기 행방향의 워드라인 드라이버들과 교대로 각기 접속되는 제1 및 제2접지전압 공급라인과;
    상기 행방향으로 신장되며, 워드라인 활성화제어부들과 각기 접속되는 제3접지전압 공급라인을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2접지전압 공급라인과 상기 제3접지전압 공급라인을 통해 공급되는 전압은 서로 다른 패드로 부터 공급되는 전압임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 내지 제3접지전압 공급라인을 통해 공급되는 전압은 동일한 패드로 부터 공급되는 전압임을 특징으로 하는 반도체 메모리 장치.
  4. 행과 열방향의 매트릭스로 배열된 다수개의 메모리 셀들과, 상기 메모리 셀들을 행과 열방향의 그룹으로 분할한 다수개의 서브 메모리 셀 어레이와, 상기 서브 메모리 셀 어레이들사이에 각기 위치하며 디코딩된 로우어드레스에 응답하여 대응되는 워드라인을 활성화하기 위한 댜수개의 워드라인 드라이버들과, 이 워드라인 드라이버들을 활성화하기 위해 제어신호를 공급하기 위한 워드라인 활성화제어부들을 구비하는 반도체 메모리 장치에 있어서:
    상기 행방향으로 신장되며, 상기 행방향의 워드라인 드라이버들과 각기 접속되는 제1접지전압 공급라인과;
    상기 워드라인 드라이버와의 전원공급을 분리하기 위하여, 상기 행방향으로 신장되며, 워드라인 활성화제어부들과 각기 접속되는 제2접지전압 공급라인을 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1접지전압 공급라인과 상기 제2접지전압 공급라인을 통해 공급되는 전압은 서로 다른 패드로 부터 공급되는 전압임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제1 및 제2접지전압 공급라인을 통해 공급되는 전압은 동일한 패드로 부터 공급되는 전압임을 특징으로 하는 반도체 메모리 장치.
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