KR19990034768A - 프리디코더를 구비한 반도체 메모리장치 - Google Patents

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KR19990034768A
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문병식
이익주
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윤종용
삼성전자 주식회사
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Abstract

반도체 메모리 장치에 관해 기재하고 있다. 이는, 복수개의 메모리 뱅크별로 하나씩 배치되고, 선택된 메모리 뱅크 내의 선택된 워드라인을 활성화시키는 복수개의 메인 디코더와, 적어도 둘 이상의 메인 디코더에 하나씩 배치되고, 디코딩된 로우 어드레스 신호를 상기 메인 디코더에 입력하는 복수개의 프리 디코더를 구비한다. 이와 같이, 전체 메모리 뱅크를 몇 개로 분할하여 프리 디코더를 배치함으로써, 하나의 프리 디코더에 걸리는 부하를 감소시키고, 동작속도를 향상시킬 수 있으며, 레이아웃 면적을 감소시킬 수 있다.

Description

프리디코더를 구비한 반도체 메모리장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 프리 디코더를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 많은 데이터를 저장하기 위한 메모리 셀들의 집합체인 메모리 셀 어레이와, 상기 메모리 셀 어레이에 저장된 데이터의 입출력을 제어하기 위한 주변 회로들로 구성된다. 메모리 셀 어레이의 단위 메모리 셀들은 흔히 다수의 워드 라인들과 다수의 비트 라인 쌍들 사이에 매트릭스 형태로 배열된다. 각각의 워드 라인과 비트 라인 쌍에는 소정의 어드레스가 설정되어있다.
이와 같은 구성을 갖는 반도체 메모리 장치는, 로우 어드레스 스트로우브 신호(이하, )의 하강(falling)시의 셋-업 시간 (set-up time)과 홀드 시간(hold time)에 맞추어 입력되는 로우 어드레스를 받아들여 디코딩함으로서 워드라인을 선택하게 된다.
도 1은 로우 어드레스가 직접 메인 디코더로 입력되는 경우를 설명하기 위한 회로도로서, 4개의 로우 어드레스(RA0∼RA3)가 직접 메인 디코더를 구성하는 4개의 NMOS 트랜지스터(T0∼T3)과 연결되어 있다.
그러나, 이러한 경우 4 개의 NMOS 트랜지스터(T0∼T3)는 직렬로 연결되기 때문에, 바디 효과(Body Effect)에 의해 NMOS 트랜지스터의 문턱전압(Vt)이 증가하여 전원전압(Vcc) 마진 감소와 속도 저하를 초래하고, 레이아웃 면적의 증가를 유발한다.
도 2는 프리 디코더를 사용하여 메인 디코더에 디코딩된 로우 어드레스 신호가 입력되는 경우를 설명하기 위한 회로도로서, 2개의 디코딩된 로우 어드레스(DRA01, DRA23)가 메인 디코더를 구성하는 2 개의 NMOS 트랜지스터(T01, T23)와 연결되어 있다. 이와 같이 프리 디코더를 사용하는 경우, 도 1에 도시된 프리 디코더를 사용하지 않는 경우에 비해, 직렬로 연결된 트랜지스터의 개수가 절반으로 감소하게 되므로 전원전압 마진과 속도 개선이 가능해지며, 레이아웃 면적도 감소하게 된다.
예를 들어, 레이아웃 면적 감소를 개선하기 위해 프리 디코더를 하나만 두어 전체 메모리 뱅크를 제어하게 되면, 프리 디코더의 부하가 커져 드라이버의 크기를 크게하여야 하고 전체적인 메모리 동작 속도 저하의 원인이 된다.
도 3은 메인 디코더 별로 하나씩의 프리 디코더를 구비한 종래의 경우를 설명하기 위해 도시한 블록도로서, 하나의 메인 디코더(12, 22)에 하나의 프리 디코더(10, 20)가 배치되어 있다. 즉, 제1 프리 디코더(10)는 제1 메인 디코더(12)에 마련되어 있으며, 제1 메인 디코더(12)는 제1 메모리 뱅크(14) 내의 워드라인 하나를 선택하는 역할을 한다.
이와 같은 종래의 반도체 메모리 장치는, 메모리 뱅크의 수가 적기 때문에 각 메모리 뱅크 별로 프리 디코더를 두어 메인 디코더의 입력으로 사용할 수 있다. 그러나, 뱅크별로 프리 디코더를 배치하게 되면, 메인 디코더를 따로이 드라이빙하여야 하므로 부하가 적어져서 드라이버의 크기는 작아지고, 속도도 향상되지만, 프리 디코더의 개수가 많아져 레이아웃이 불리하다.
본 발명이 이루고자하는 기술적 과제는, 레이아웃 증가나 동작속도의 감소를 최소화할 수 있도록 배치된 프리 디코더를 구비한 반도체 메모리 장치를 제공하는 것이다.
도 1은 로우 어드레스가 직접 메인 디코더로 입력되는 경우를 설명하기 위한 회로도.
도 2는 프리 디코더를 사용하여 메인 디코더에 디코딩된 로우 어드레스 신호가 입력되는 경우를 설명하기 위한 회로도.
도 3은 메인 디코더 별로 하나씩의 프리 디코더를 구비한 종래의 경우를 설명하기 위해 도시한 블록도.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록도.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록도.
상기 기술적 과제를 이루기 위하여 본 발명의 반도체 메모리 장치는, 복수개의 메모리 뱅크를 가지며, 상기 메모리 뱅크별로 하나씩 배치되고, 선택된 메모리 뱅크 내의 선택된 워드라인을 활성화시키는 복수개의 메인 디코더와, 적어도 둘 이상의 메인 디코더에 하나씩 배치되고, 디코딩된 로우 어드레스 신호를 상기 메인 디코더에 입력하는 복수개의 프리 디코더를 구비한다.
여기서, 상기 프리 디코더는 상기 복수개의 메모리 뱅크를 1/2 로 분할하거나, 1/4 로 분할하여 하나씩 배치될 수 있다.
전체 메모리 뱅크의 1/2 또는 1/4 지점에서 센터 드라이빙하게 되므로, 하나의 프리 디코더에 걸리는 부하가 줄어들게 되고, 속도가 빨라지게 된다. 또한, 전체적으로 프리 디코더의 개수가 감소하게 되므로 레이아웃 면적을 감소시킬 수 있으며,
이하, 첨부 도면들을 통하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록도로서, 16개의 메모리 뱅크를 구비한 경우를 예로 들었다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 8개의 메모리 뱅크에 프리 디코더를 하나씩 배치하였다. 즉, 16개의 메모리 뱅크를 두 부분으로 나누어, 제1 프리 디코더(30)가 제1 메모리 뱅크(34)에서부터 제8 메모리 뱅크(44)까지 드라이빙하도록 배치하고, 제2 프리 디코더(50)가 제9 메모리 뱅크(54)에서부터 제16 메모리 뱅크(64)까지 드라이빙하도록 배치하였다.
이와 같이 전체 메모리 뱅크의 1/2 지점에서 센터 드라이빙하는 경우, 한쪽에서 드라이빙하는 경우와 커패시턴스는 동일하지만, 저항성분이 1/2 로 줄어들게 된다. 따라서, 속도 손실 없이 메인 디코더들(32,42,52,62)을 드라이빙할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록도로서, 16개의 메모리 뱅크를 구비한 경우를 예로 들었다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치는 도 5에 도시된 바와 같이, 4개의 메모리 뱅크에 프리 디코더를 하나씩 배치하였다. 즉, 16개의 메모리 뱅크를 4 부분으로 나누어, 제1 프리 디코더(70)가 제1 메모리 뱅크(74)에서부터 제4 메모리 뱅크(84)까지 드라이빙하도록 배치하고, 제2 프리 디코더(90)가 제5 메모리 뱅크(94)에서부터 제8 메모리 뱅크(104)까지 드라이빙하도록 배치하고, 제3 프리 디코더(110)가 제9 메모리 뱅크(114)에서부터 제12 메모리 뱅크(124)까지 드라이빙하도록 배치하고, 제4 프리 디코더(130)가 제13 메모리 뱅크(134)에서부터 제16 메모리 뱅크(144)까지 드라이빙하도록 배치하였다.
이와 같이 전체 메모리 뱅크의 1/4 지점에서 센터 드라이빙하게 되면, 한쪽에서 드라이빙하는 경우보다 저항성분이 1/4 로 줄어들게 된다. 따라서, 속도 손실 없이 메인 디코더들(72,82,92,102,112,122,132,142)을 드라이빙할 수 있다.
언급된 제1 실시예와 제2 실시예에는 전체 메모리 뱅크의 1/2 또는 1/4 지점에서 메인 디코더를 드라이빙하도록 프리 디코더가 배치되어 있다. 예를 들어, 제1 및 제2 실시예에서 보다 더 많은 프리 디코더를 배치하게 되면 동작 속도는 증가하게 되지만 레이아웃 면적이 감소하게 된다. 따라서, 동작 속도 증가와 레이아웃 면적 증가 사이에서 프리 디코더의 개수는 적절하게 선택될 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 전체 메모리 뱅크를 몇 개로 분할하여 프리 디코더를 배치함으로써, 전체적으로 프리 디코더의 개수가 감소하게 되어 레이아웃 면적을 감소시킬 수 있으며, 전체 메모리 뱅크의 1/2 또는 1/4 지점에서 센터 드라이빙하게 되므로, 하나의 프리 디코더에 걸리는 부하가 줄어들게 되고, 속도가 빨라지게 된다.

Claims (3)

  1. 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서,
    상기 메모리 뱅크별로 하나씩 배치되고, 선택된 메모리 뱅크 내의 선택된 워드라인을 활성화시키는 복수개의 메인 디코더;
    적어도 둘 이상의 메인 디코더에 하나씩 배치되고, 디코딩된 로우 어드레스 신호를 상기 메인 디코더에 입력하는 복수개의 프리 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 프리 디코더는 상기 복수개의 메모리 뱅크를 1/2 로 분할하여 하나씩 배치된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 프리 디코더는 상기 복수개의 메모리 뱅크를 1/4 로 분할하여 하나씩 배치된 것을 특징으로 하는 반도체 메모리 장치.
KR1019970056464A 1997-10-30 1997-10-30 프리디코더를 구비한 반도체 메모리장치 KR19990034768A (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030035805A (ko) * 2001-10-26 2003-05-09 미쓰비시덴키 가부시키가이샤 고밀도화 또는 고성능화가 가능한 반도체 기억 장치
KR100408720B1 (ko) * 2001-06-28 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 디코더회로
US7558147B2 (en) 2006-09-29 2009-07-07 Hynix Semiconductor, Inc. Semiconductor memory device
US8547719B2 (en) 2008-10-10 2013-10-01 Samsung Electronics Co., Ltd. Stacked memory device and method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408720B1 (ko) * 2001-06-28 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 디코더회로
KR20030035805A (ko) * 2001-10-26 2003-05-09 미쓰비시덴키 가부시키가이샤 고밀도화 또는 고성능화가 가능한 반도체 기억 장치
US7558147B2 (en) 2006-09-29 2009-07-07 Hynix Semiconductor, Inc. Semiconductor memory device
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