KR100267132B1 - 반도체 기억장치 - Google Patents

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Abstract

본 발명은 기입타이밍 (write timing)과 여러 쌍의 기입데이터 출력회로로부터 출력된 상보기입 데이터신호를 제어하는 기입허가신호 (write enable signal)가 디지트선과 기입데이터선을 상호 연결시켜주는 전송게이트의 턴 온/오프 (turn on/off)를 제어하는 기입스위치신호를 출력하는 기입스위치신호 출력회로에 제공된다. 기입출력회로가 비활성일 때, 쌍으로된 상보기입 데이터신호가 ALFL 충전된 전위레벨 (precharged potential level)에 있기 때문에, 기입스위치신호 출력회로가 기입 스위치신호를 비활성화시킨다. 기입 데이터회로가 활성일 때에는, 기입허가신호가 활성일 때 기입데어터가 쌍으로된 상보기입 데이터신호로서 출력되기 때문에, 기입 스위치신호 출력회로는 기입스위치신호를 활성화시킨다.

Description

반도체 기억장치
본 발명은 반도체 기억장치에 대한 것으로, 특히 DRAM에 사용되어지는 기입회로에 대한 것이다.
종래의 반도체 기억장치의 기입스위치를 선택하는 하나의 회로구성가 아래에 설명되겠다. 첨부한 도 1은 복수개의 메모리셀 어레이와 복수개의 센스 증폭기열을 가지는 DRAM의 기입스위치를 선택하는 회로구성의 구조를 보여준다. 도 1에서 보듯이, 센스 증폭기열 (21,22,23)은 메모리셀 (31,32)과 삽입된 관계로 배치되어있다. 마찬가지로, 기입스위치신호 출력회로 (WSS 22, WSS 25)는 각각 센스 증폭기열 (22)의 워드선을 따라 반대편 끝에 배치되어 있고, 기입스위치신호 출력회로 (WSS 23, WSS 26)는 각각 센스 증폭기열 (23)의 워드선을 따라 반대편 끝에 배치되어 있다. 기입데이터 출력회로 (WBUF 21, WBUF 22, WBUF 23)는 각각 센스 증폭기열 (21,22,23)의 워드선을 따라 반대편의 한쪽 끝에 배치된다.
센스 증폭기열 (21,22,23)은 워드선에 나란한 상보기입 데이터신호를 출력하기위한 기입데이터 신호선 (WIT 21/WIN 21, WIT 22/WIN 22, WIT 23/WIN 23)의 각각의 쌍을 가진다. 디지트선은 기입타이밍을 제어하는 기입허가신호 (기입타이밍 제어신호)(WE)를 출력하는 기입허가신호선과 나란하게 연장된다.
기입데이터 출력회로 (WBUF 21, WBUF 22, WBUF 23)는 상보기입데이터신호를 각각 쌍으로된 기입데이터 신호선 (WIT 21/WIN 21, WIT 22/WIN 22, WIT 23/WIN 23)에 출력하고, 또한 기입선택신호 (WSEL 21, WSEL 22, WSEL 23)를 기입스위치신호 출력회로 (WSS 21, WSS 24), 기입스위치신호 출력회로 (WSS 22, WSS 25), 및 기입스위치신호 출력회로 (WSS 23, WSS 26)의 각각에 출력한다.
기입스위치신호 출력회로 (WSS 21, WSS 24), 기입스위치신호 출력회로 (WSS 22, WSS 25), 및 기입스위치신호 출력회로 (WSS 23, WSS 26)에는 기입허가신호 (WE)와 각각의 기입선택신호 (WSEL 21, WSEL 22, WSEL 23)가 제공되고, 각각이 디지트선과 기입데이터 신호선을 상호연결하는 전송게이트의 턴 온/오프를 제어하는 기입스위치신호 (WSW 21, WSW 24), 기입스위치신호 (WSW 22, WSW 25), 및 기입스위치신호 (WSW 23, WSW 26)를 출력한다. 기입스위치신호는 열선택신호에 의해 선택된 디지트선과 기입데이터 신호선의 결선 및 단선을 제어하는 전송게이트의 제어단자 (게이트전극)에 인가된다.
도 1에서 보듯이, 하나의 기입데이터 출력회로와 두 개의 기입스위치신호 출력회로는 기입스위치신호가 기입데이터신호보다 큰 부하를 일으키므로, 각 센스증폭기열과 접속된다. 각 센스 증폭기열에 제공된 두 개의 기입스위치신호 출력회로는 기입스위치신호에 의해 발생되는 부하를 절반으로 감소시켜, DRAM 작동의 기입모드의 특성을 향상시킨다.
첨부된 도면의 도 2는 각 기입스위치신호 출력회로 (WSS 21 내지 WSS 26)의 회로 배치를 보여준다. 도 2에서 보듯이, 기입스위치신호 출력회로 (WSS 21 내지 WSS 26)에는 각 기입데이터 출력회로 (WBUF 21, WBUF 22, WBUF 23)으로부터의 기입선택신호 (WSEL 21, WSEL 22, WSEL 23)가 제공되고, 각 기입스위치신호 (WSW 21 내지 WSW 26)를 출력한다. 기입스위치신호 출력회로 (WSS 21 내지 WSS 26)는, 기입선택신호 (WSEL 21, WSEL 22, WSEL 23) 및 기입타이밍 제어신호 (WE)가 하이레벨로 변할때, 그럼으로써 출력된 기입스위치신호 (WSW 21 내지 WSW 26)가 하이레벨로 변하도록 배치된다. 자세하게 말하면, 각각의 기입스위치신호 출력회로 (WSS 21 내지 WSS 26)는 NAND 게이트 (NAND)와 인버트 (INV)를 구비하는 논리곱 (AND)구조이다. 기입데이트 출력회로 (WBUF 21, WBUF 22, WBUF 23)가 활성화되면, 기입데이터신호 (WIT 21/WIN 21, WIT 22/WIN 22, WIT 23/WIN 23)를 출력하고, 그럼으로써 출력된 기입선택신호 (WSEL 21 내지 WSEL 26)가 하이레벨이 된다. 기입스위치신호 (WSW 21 내지 WSW 26)는 기입데이터가 출력되는 센스 증폭기열에만 턴 온 (TURN ON)될 수도 있다. 그래서, 기입스위치신호 (WSW 21 내지 WSW 26)는 기입데이더 출력회로 (WBUF 21, WBUF 22, WBUF 23)가 활성화되었을 때에만 기입선택신호 (WSEL 21, WSEL 22, WSEL 23)를 하이레벨로 만듦으로써, 적절하게 선택될수 있다.
기입스위치신호 출력회로가 기입선택신호에 의해서 선택되던 종래의 반도체 기억장치, 특히 도 1에서의 회로구성는 기입선택신호의 신호선이 센스 증폭기열을 따라서 있기 때문에 칩 사이즈가 비교적 크다는 점에서 불리하다.
따라서 본 발명의 목적은, 비교적 작은 칩 사이즈를 가지는 반도체 기억장치를 제공하는 것이다.
도 1 은 종래의 반도체 기억장치의 기입스위치를 선택하는 회로구성 구조의 블록 선도이다.
도 2 는 도 1에서 보여진 회로구성의 기입스위치신호 출력회로의 블록선도이다.
도 3 은 본 발명의 반도체 기억장치의 기입스위치를 선택하는 회로구성 구조의 블록 선도이다.
도 4 는 센스 증폭기 열 (colums)과 메모리 셀의 구조를 보여준다.
도 5 는 도 3에서 보여진 회로구성의 기입스위치신호 출력회로의 블록선도이다.
※ 도면의 주요부분에 대한 부호의 설명
INV : 인버터회로 NAND : NAND 회로
WBUF : 기입데이터 출력회로 WE : 기입타이밍 제어회로
WIN/WIT: 기입데이터 상보회로 WSEL : 기입선택신호
WSS : 기입스위치 출력회로 WSW : 기입스위치
본 발명의 반도체 기억장치는, 디지트선과 기입데이터선을 상호연결하는 전송게이트의 턴 온/오프를 제어하는 기입스위치신호를 출력하는 기입스위치신호 출력회로를 가지고 있다. 기입스위치신호 출력회로에는 기입타이밍과 기입데이터출력회로로부터 출력된 쌍으로된 상보기입 데이터신호를 제어하는 기입허가신호가 제공된다. 기입데이터 출력회로가 비활성일 때에는, 쌍으로된 상보기입 데이터신호가 임의의 충전레벨 (예, 하이레벨)이기 때문에, 기입스위치신호 출력회로가 기입스위치신호를 비활성화시킨다. 기입데이터 출력회로가 활성일 때에는, 기입데이터가 쌍으로된 상보기입 데이터신호로서 출력되기 때문에, 기입허가신호가 활성일 때, 기입스위치신호 출력회로가 기입스위치신호를 활성화시킨다. 따라서, 기입데이터가 출력되는 센스 증폭기열만의 기입스위치신호가 활성화된다.
본 발명의 반도체 기억장치는 종래의 센스 증폭기열에 종단하여 뻗어있던 신호선상의 기입스위치 선택신호 (기입선택신호)를 필요로 하지않고, 센스 증폭기열을 따라 종단하는 기입데이터 신호선으로부터의 기입데이터신호를 사용한다. 따라서, 각 센스 증폭기열이 차지하는 전체 영역은 종래의 반도체 기억장치의 각각의 센스 증폭기열이 차지하는 전체 면적보다 종래에 기입선택신호 (WSEL)의 신호선이 차지하던 면적분만큼 작을 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 기억장치는, 워드선과 나란하게 배치된 기입데이터신호, 디지트선과 나란하게 배치된 기입허가신호와의 소정의 논리연산을 하여, 상기 디지트선과 상기 기입데이터선을 연결하는 전송게이트의 턴 온/오프 제어를 행하기위한 기입스위치신호를 출력하는 워드스위치선택회로를 구비하는 특징이 있다.
도 3 및 4에서 보는 바와 같이, 센스 증폭기열 (11,12,13)이 메모리셀 어레이 (31,32)에 삽입된 관계로서 배치되어 있다. 메모리셀 어레이 (31,32)는 워드선 (WL1, WL2 등), 쌍으로된 디지트선 (DL1, DL2 등), 및 메모리셀 (Cell 11, Cell 12, Cell 21, Cell 22 등)을 포함한다. 기입스위치신호 출력회로 (WSS 11, WSS 14)가 각각 센스 증폭기열 (11)의 워드선 (WL11, WL12 등)을 따라 반대쪽 끝에 배치된다. 마찬가지로, 기입스위치신호 출력회로 (WSS 12, WSS 15)는 각각 센스증폭기 열 (12)의 워드선 (WL11, WL12 등)을 따라 반대쪽의 끝에 배치되고, 기입스위치신호 출력회로 (WSS 13, WSS 16)은 각각 센스 증폭기열 (13)의 워드선 (WL11, WL12 등)을 따라 반대쪽의 끝에 배치된다. 기입데이터 출력회로 (WBUF 11, WBUF 12, WBUF 13)는 센스 증폭기열 (11,12,13)의 워드선 (WL11, WL12 등)의 반대쪽의 한쪽 끝에 각각 배치된다.
센스증폭기 열 (11,12,13)은 상보기입 데이터신호를 출력하는 워드선 (WL11, WL12 등)과 나란하게, 센스 증폭기 (SA1,SA2 등), 전송게이트 (Tr11, Tr12, Tr21 등), 및 기입데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13 )의 각각의 쌍을 가진다. 디지트선은 기입타이밍을 제어하는 기입허가신호 (기입타이밍 제어신호)를 출력하는 기입허가 신호선과 나란하게 뻗어있다.
기입데이터 출력회로 (WBUF 11, WBUF 12, WBUF 13)는 각각의 상보기입 데이터신호를 쌍으로된 기입데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13)에 출력한다. 기입스위치신호 출력회로 (WSS 11, WSS 14), 기입스위치신호 출력회로 (WSS 12, WSS 15), 및 기입스위치신호 출력회로 (WSS 13, WSS 16)에는 기입허가신호 (WE), 각각의 기입데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13)으로부터의 상보기입 데이터신호가 제공되고, 디지트선 (DL1, DL2 등)과 기입데이터 신호선을 상호연결하는 전송게이트 (Tr11, Tr12, Tr21, Tr22 등)의 턴 온/오프를 제어하는, 기입스위치신호 (WSW 11, WSW 14), 기입스위치 (WSW 12, WSW 15) 및 기입스위치 (WSW 13, WSW 16)의 각각을 발생 및 출력시킨다. 기입스위치신호는 열선택신호에 의해 선택된 디지트선 (DL1, DL2 등)과 기입데이터 신호선간의 결선 및 단선을 제어하는 전송게이트 (Tr11, Tr12, Tr21, Tr22 등)의 제어단자 (게이트전극)에 제공된다.
본 발명의 실시에에 따르면, 기입데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13)은 기입데이터 출력회로 (WBUF 11, WBUF 12, WBUF 13)가 비활성일 때, 이미 하이레벨로 충전되어있다. 기입데이터 출력신호 (WBUF 11, WBUF 12, WBUF 13)가 활성일 때, 기입데이터를 출력하는 쌍으로된 데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13)중에서 하나만이 로우 레벨로 된다.
도 5에서 보듯이, 전체적으로 (WSS)로 나타내어지는, 각각의 기입스위치신호 출력회로 (WSS 11 내지 WSS 16)는 두 개의 NAND 게이트 (NAND 1, NAND 2)와 인버터 (INV)를 구비한다. 전체적으로 기입데이터 신호선 (WIT 11/WIN 11, WIT 12/WIN 12, WIT 13/WIN 13)으로부터의 기입데이터신호를 대표하여 나타내어지는 상보기입 데이트신호 (WIT/WIN)는 NAND 게이트 (NAND 1)에 제공된다. 아무런 기입데이터가 출력되지않을 때에는, 상보기입 데이터신호 (WIT/WIN) 모두가 하이레벨이므로, 기입스위치신호 출력회로 (WSS)는 로우레벨 신호를 출력한다. 기입데이터가 출력되면, 상보기입 데이터신호 (WIT/WIN) 가운데 하나가 로우레벨이므로, 기입스위치신호 출력회로 (WSS)는 하이레벨 신호를 출력한다.
NAND 게이트 (NAND 1)으로부터의 출력신호가 하이레벨인 동안, 기입타이밍 제어신호인 기입하가신호 (WE)가 하이레벨로 되면, NAND 게이트 (NAND 1)으로부터의출력신호가 제공되어지는 NAND 게이트 (NAND 2)와 기입허가신호 (WE)는 로우레벨신호를 출력한다. 출력된 로우레벨 신호는, 기입스위치신호 (WSW)를 출력하는 인버터 (INV)에 의하여 하이레벨 신호로 전환된다. 따라서, 기입스위치신호 출력회로 (WSS)는 하이레벨의 기입스위치신호 (WSW)를 출력한다.
본 발명의 반도체 메모리 장치는 기입선택신호 (WSEL)를 필요로 하지않으며, 센스 증폭기열을 따라 종단하여 있는 기입데이터 신호선으로 부터의 기입데어터신호 (WIT/WIN)를 사용하고 있다. 따라서, 각 센스 증폭기열이 차지하는 전체 영역은 종래의 반도체 기억장치의 각각의 센스 증폭기열이 차지하는 전체 면적보다 종래에 기입선택신호 (WSEL)의 신호선이 차지하던 면적분만큼 작을 것이다.
상술한 바와 같이 본 발명에서는, 기입 데이터 상보신호 (WIT/WIN)를 이용하고 기입스위치의 선택을 행하는 구성을 이루어, 종래에 사용되어온 기입선 (WSEL)을 베제할 수 있고, 그럼으로써, 기입 선택 신호선(SEL)의 신호배선의 면적분, 즉 칩 사이즈의 축소를 실현 가능하게 되는 효과가 있다.

Claims (4)

  1. 복수개의 메모리 셀 어레이;
    각각이 상기의 메모리 셀 어레이와 삽입된 관계로 배치된 복수개의 센스 증폭기열;
    워드선;
    디지트선;
    각각이 상기 센스 증폭기열에 배치되고, 상기 워드선에 나란하게 연장된 쌍으로된 복수개의 기입데이터 신호선;
    상기 디지트선과 나란하게 연장된 기입허가선;
    상기 디지트선과 상기 기입데이터 신호선을 상호연결하는 전송게이트;
    상기 쌍으로된 기입데이터 신호선의 각각에 쌍으로된 상보기입 데이터신호를 출력하는 기입데이터 출력회로; 및
    상기 전송게이트의 턴 온/오프를 제어하는 기입스위치신호를 발생 및 출력하기 위하여 상기 기입데이터회로로부터의 상보기입 데이터신호와 상기 기입허가선으로부터의 기입허가신호를 논리연산하기위한 기입스위치신호 출력회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 기입스위치회로 출력회로는 상기 기입데이터회로가 상보기입 데이터신호를 상기 쌍으로된 기입데이터 신호선에 출력할 때에만, 상기 기입스위치신호를 활성화시키도록 배치된 것을 특징으로하는 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 기입데이터 출력회로가 비활성일 때에는, 상기 기입스위치신호 출력회로가 상보기입 데이터신호가 동일한 레벨인지를 검사하고 상기 기입스위치신호를 비활성화시키며, 상기 기입데이터 출력회로가 활성일 때에는, 상기 기입스위치신호 출력회로가 상보기입 데이터신호사이의 레벨차이에 기초하여 상기 기입허가신호가 활성일 때 상기 기입스위치신호를 활성화시키도록, 상기 기입스위치신호 출력회로가 배치된 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 기입스위치신호 출력회로의 각각은 상기 상보기입 데이터신호의 한 쌍이 제공되어지는 제 1 NAND 게이트, 상기 기입허가신호와 상기 제 1 NAND 게이트로부터의 출력신호가 제공되어지는 제 2 NAND 게이트, 및 상기 제 2 NAND 게이트로부터의 출력신호를 인버팅하고, 인버팅된 신호를 상기 기입스위치신호의 하나로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 기억장치.
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